Circuit E Logic E Combination Ale 64641p

Damian IMBREA

CIRCUITE LOGICE COMBINAÚIONALE

Editura “Gheorghe Asachi” Iaşi - 2004 -

Damian IMBREA

CIRCUITE LOGICE COMBINAÚIONALE

Editura “Gheorghe Asachi” Iaşi - 2004 -

CUPRINS Introducere ....................................................................................................1 Cap.1 Algebră logică şi aritmetică binară ..................................................7 1.1 Generalităţi ......................................................................................7 1.2 Definirea axiomatică a algebrei logice ............................................8 1.3 Reguli de calcul în algebra logică ...................................................9 1.4 Funcţii logice .................................................................................11 1.4.1 Expresii logice ........................................................................11 1.4.2 Tabele de adevăr .....................................................................14 1.4.3 Diagrame de decizie binară ....................................................20 1.5 Coduri binare .................................................................................23 1.5.1 Baze de numeraţie ..................................................................26 1.5.2 Codul binar natural .................................................................28 1.5.3 Coduri binare complementare .................................................29 1.5.4 Coduri binare zecimale ...........................................................37 1.5.5 Codul binar reflectat ...............................................................41 1.6 Probleme rezolvate ........................................................................43 1.7 Probleme propuse spre rezolvare ...................................................65 Cap.2 Sinteza şi analiza circuitelor combinaţionale .................................69 2.1 Porţi logice .....................................................................................69 2.2 Implementarea funcţiilor logice .....................................................74 2.3 Minimizarea funcţiilor logice ........................................................79 2.3.1 Metoda de minimizare Karnaugh ............................................81 2.3.2 Metoda de minimizare Quine-McCluskey ...............................91 2.4 Minimizarea sistemelor de funcţii ...............................................100 2.5 Hazardul circuitelor combinaţionale ............................................109 2.6 Probleme rezolvate ......................................................................118 2.7 Probleme propuse spre rezolvare .................................................140 Cap.3 Clase de circuite logice combinaţionale........................................143 3.1 Convertoare de cod ......................................................................143 3.2 Codificatoare-decodificatoare ......................................................146 3.3 Multiplexoare-demultiplexoare ...................................................152 3.4 Generatoare-detectoare de paritate ..............................................156 3.5 Circuite de deplasare ...................................................................157 3.6 Comparatoare ..............................................................................159 3.7 Sumatoare-scăzătoare ..................................................................162 3.7.1 Sumatoare-scăzătoare binare cu transport-împrumut succesiv..167 3.7.2 Sumatoare binare cu transport anticipat ................................169 3.7.3 Sumatoare binare cu transport în salt ....................................173 3.7.4 Sumatoare binare cu transport selectat ..................................176 3.7.5 Sumatoare BCD ....................................................................180

3.8 Unităţi aritmetice-logice (ALU) ...................................................183 3.9 Multiplicatoare .............................................................................184 3.10 Probleme rezolvate ....................................................................211 3.11 Probleme propuse spre rezolvare ...............................................240 Cap.4 Familii de circuite integrate digitale .............................................243 4.1 Circuite logice cu tranzistoare bipolare .......................................246 4.1.1 Circuite RTL .........................................................................246 4.1.2 Circuite DTL .........................................................................246 4.1.3 Circuite TTL .........................................................................250 4.1.3.1 Familia TTL standard ....................................................251 4.1.3.2 Familiile TTL-S şi TTL-LS ..........................................260 4.1.3.3 Familiile TTL-AS, TTL-F şi TTL-ALS ........................265 4.1.4 Circuite ECL .........................................................................267 4.1.5 Circuite IIL ............................................................................273 4.1.5.1 Familia I2L standard ......................................................273 4.1.5.2 Familia I2L Schottky .....................................................275 4.1.6 Circuite ISL ..........................................................................277 4.2 Circuite logice cu tranzistoare MOS ............................................277 4.2.1 Scalarea circuitelor MOS .......................................................278 4.2.2 Familii de circuite NMOS .....................................................280 4.2.2.1 Circuite NMOS statice ..................................................280 4.2.2.2 Circuite NMOS dinamice .............................................286 4.2.3 Familii de circuite CMOS .....................................................288 4.2.3.1 Circuite CMOS statice ..................................................288 4.2.3.2 Circuite CMOS dinamice ..............................................302 4.3 Circuite logice BiCMOS ..............................................................305 4.4 Interfaţarea familiilor de circuite logice .......................................308 4.5 Aspecte de proiectare cu circuite logice .......................................311 4.5.1 Tratarea intrărilor neutilizate ................................................311 4.5.2 Circuite de protecţie şi fenomene “latch-up” ........................312 4.5.3 Comanda sarcinilor capacitive mari ......................................316 4.5.4 Deconectarea parţială a tensiunilor de alimentare ................317 4.5.5 Oscilatoare cu porţi logice ....................................................320 4.6 Probleme rezolvate ......................................................................328 4.7 Probleme propuse spre rezolvare .................................................350 Cap.5 Testarea circuitelor combinaţionale .............................................353 5.1 Testarea bazată pe modele funcţionale ........................................356 5.2 Testarea bazată pe modele structurale .........................................360 5.2.1 Detecţia conexiunilor blocate şi a scurtcircuitelor .................361 5.2.2 Detecţia tranzistoarelor stuck-on şi stuck-off .......................374 5.3 Probleme rezolvate ......................................................................375 5.4 Probleme propuse spre rezolvare .................................................383 Index ..........................................................................................................387 Bibliografie..................................................................................................391

1

Circuite Logice Combinaţionale

INTRODUCERE

Circuitele electronice procesează informaţiile aplicate la intrările lor sub forma unor mărimi electrice, de obicei tensiuni sau curenţi, şi furnizează rezultatele la ieşirile lor tot sub forma unor tensiuni sau curenţi. Curenţii şi tensiunile electrice, numite şi semnale electrice, sunt purtătoare de informaţie. Se poate spune că un semnal electric care se modifică într-un mod imprevizibil este bogat în informaţii, dacă se consideră că informaţia este valoarea numerică a semnalului la un moment dat. În acest context un semnal sinusoidal este sărac în informaţii deoarece valorile lui la orice moment pot fi dinainte determinate dacă s-ar cunoaşte doar trei parametri şi anume faza semnalului la un singur moment de timp, amplitudinea şi frecvenţa. Există mai multe posibilităţi practice de a defini informaţia conţinută în semnalele electrice şi procesarea acesteia de către circuitele electronice. Aceste definiţii au un impact major asupra: - metodelor de proiectare şi verificare a circuitelor; - structurii şi complexităţii circuitelor; - complexităţii operaţiilor implementate şi preciziei de procesare. Fie un circuit electronic, reprezentat în fig.i.1 ca o cutie neagră (black box), alimentat cu o sursă de tensiune V+ şi care are o singură intrare şi o singură ieşire notate cu x şi respectiv z. Se va considera că la intrarea circuitului se aplică o tensiune cu o evoluţie arbitrară în timp vx(t) iar răspunsul circuitului este tot o tensiune, vz(t), ambele cuprinse în intervalul [0 ... V+].

Figura i.1

2

Introducere

Modul în care circuitul prelucrează semnalul vx(t) poate fi în multe cazuri descris printr-o corespondenţă statică F : [0 ... V+] ÷ [0 ... V+], vz = F(vx)

(i.1)

ceea ce este echivalent cu vz(t) = F(vx(t)) la orice moment de timp t. Aceasta presupune că semnalul vx(t) se modifică suficient de lent în comparaţie cu viteza de operare a circuitului. Pe intervalele de timp în care au loc modificări bruşte ale intrării vx răspunsul circuitului vz este diferit de cel static F(vx); vz tinde către F(vx) cu o viteză care depinde de structura circuitului. Altfel spus, cu cât circuitul este mai rapid cu atât răspunsul lui va fi mai apropiat de cel static, calculat cu relaţia i.1. Nu există nici un circuit care să aibă viteză de operare infinită, astfel că relaţia i.1 reprezintă de fapt o aproximare a funcţionării. Deşi circuitul din fig.i.1 procesează un singur semnal, se pot defini teoretic o infinitate de corespondenţe sau funcţii F de o variabilă dacă fiecare valoare distinctă din domeniul [0 ... V+] este considerată “informaţie”. Astfel de semnale şi circuite sunt denumite analogice. Un circuit analogic ca cel din fig.i.1 poate realiza funcţii complexe: - amplificare; - atenuare; - integrare; - derivare; - ridicare la pătrat; - extragere a rădăcinii pătrate; - logaritmare; - antilogaritmare; - filtrare; - modulare; - demodulare; - comparare; - etc. Faptul că orice valoare a unei tensiuni de intrare sau de ieşire cuprinsă în intervalul [0 ... V+] are semnificaţie de informaţie pentru un circuit analogic, determină o precizie relativ scăzută de procesare cel puţin din următoarele considerente: - dispersia tehnologică; - toleranţele componentelor; - dependenţa unor parametri şi mărimi electrice de anumiţi factori de mediu (radiaţii, temperatură, umiditate, etc.); - variaţiile surselor de alimentare; - precizia finită de măsurare a mărimilor de ieşire sau a rezultatelor.

3


O altă abordare a procesării semnalelor (luând ca referinţă tot circuitul din fig.i.1), radical diferită de cea analogică şi care defineşte clasa de semnale şi circuite digitale sau logice, constă în: (1) - stabilirea a două subintervale disjuncte incluse în domeniul [0 ... V+], de exemplu LOW = [0 ... V1], HIGH = [V2 ... V+] şi definirea informaţiei de intrare în conformitate cu relaţia vx = L, dacă vx 0 LOW; vx = H, dacă vx 0 HIGH

(i.2)

în care L şi H sunt două simboluri, numite şi valori logice, ce indică apartenenţa la subintervalul LOW şi respectiv HIGH; (2) - determinarea unei structuri de circuit care să genereze răspunsul sub forma următoare: F(L) – tensiune constantă 0 [0 ... V1] ^ [V2 ... V+]

(i.3)

F(H) – tensiune constantă 0 [0 ... V1] ^ [V2 ... V+]

În aceste condiţii procesarea semnalului vx de către circuitul din fig.i.1 poate fi descrisă astfel: F : {L, H} ÷ {L, H}, vz = F(vx)

(i.4)

Sau, dacă se consideră (pentru simplitate) că circuitul din fig.i.1 are ca mărime de intrare o variabilă logică x şi furnizează răspunsul sub forma unei variabile logice z, relaţia i.4 devine: F : {L, H} ÷ {L, H}, z = F(x)

(i.5)

În comparaţie cu relaţia i.1, care defineşte un număr foarte mare de funcţii analogice, relaţia i.5 defineşte doar patru funcţii logice, reprezentate prin următoarele tabele de corespondenţă sau de adevăr: x

z = F1(x)

z = F2(x)

z = F3(x)

z = F4(x)

L

L

H

L

H

H

L

H

H

L

Dintre aceste patru funcţii logice de o variabilă numai una singură are utilitate practică şi anume F4(x). Acestă funcţie sau operaţie foarte simplă este numită

4

Introducere

negare logică sau complementare logică şi se reprezintă analitic prin expresia z = x¯; circuitul care o realizează este numit inversor logic. Operaţii logice mai complexe pot fi realizate cu circuite digitale care procesează mai multe variabile; numărul de funcţii logice distincte creşte exponenţial cu numărul de variabile de intrare. De exemplu, se pot defini 16 funcţii de două variabile F : {L, H}2 ÷ {L, H}, z = F(x, y)

(i.6)

dintre care 10 au utilitate practică, după cum se va arăta în capitolul 1. În fig.i.2 este reprezentat un posibil răspuns al inversorului logic la trei tensiuni de intrare cu evoluţii diferite în timp.

Fig.i.2 Răspunsul inversorului logic la diferite tipuri de comenzi


5

Spre deosebire de un circuit analogic, măsurarea răspunsului generat de inversor se face cu precizie mare deoarece trebuie făcută doar deosebirea dintre o tensiune cu valoare mai mare, din intervalul sau banda de tensiune HIGH, şi una cu o valoare semnificativ mai mică, din banda LOW. Aceasta este o caracteristică a tuturor circuitelor digitale. Pe baza relaţiilor i.2 ÷ i.5 nu se poate determina răspunsul inversorului la tensiuni de intrare cuprinse în intervalul [V1 ... V2] care separă benzile LOW şi HIGH. Acest lucru se poate face numai dacă se cunoaşte structura circuitului şi tehnologia de fabricare. Mai mult, cu aceste informaţii structurale şi tehnologice se pot determina întârzierile cu care răspunde circuitul la tranziţii rapide ale tensiunii de intrare de la valori L la valori H şi invers. Circuitele digitale pot să conţină în structura lor celule sau componente care memorează valori logice. Aceste circuite sunt numite secvenţiale iar cele care nu conţin celule de memorie sunt numite combinaţionale. Fiecare ieşire dintr-un circuit combinaţional are o valoare logică care este determinată doar de valorile logice curente aplicate la intrări. Inversorul este un exemplu de circuit combinaţional. În cazul circuitelor secvenţiale valoarea unei ieşiri depinde atât de valorile curente aplicate la intrări cât şi de valorile curente stocate în celulele de memorie; acestea din urmă depind de valorile care au fost aplicate anterior la intrările circuitului. Complexitatea funcţională a circuitelor logice secvenţiale este considerabil mai mare faţă de a celor combinaţionale şi conduce la creşteri semnificative ale resurselor implicate în proiectarea, simularea şi testarea lor. Se pot face comparaţii între circuitele analogice şi cele digitale după criterii diverse. De exemplu: (1) - un circuit analogic poate realiza funcţii foarte complexe faţă de un circuit digital comparabil ca dimensiune; şi circuitele digitale pot realiza funcţii foarte complexe dar printr-o creştere semnificativă a dimensiunii şi complexităţii structurale; (2) - procesarea digitală a informaţiei se realizează cu precizie mare faţă de procesarea analogică; (3) - metodele de analiză şi proiectare ale circuitelor analogice sunt sofisticate şi mari consumatoare de resurse de calcul, având la bază aproape în toate etapele rezolvarea unor sisteme de ecuaţii complicate, în care sunt implicate multe mărimi electrice; în mare parte analiza şi proiectarea circuitelor digitale au ca bază matematică o algebră simplă şi sunt mai uşor de automatizat; (4) - implementarea la nivel de circuit a unei funcţii complexe are în general un număr redus de soluţii analogice şi un număr mare de soluţii digitale din cauza faptului că soluţiile analogice sunt foarte “sensibile” la anumite detalii structurale în timp ce soluţiile digitale au o flexibilitate structurală mare;

6

Introducere

(5) - în tehnologiile actuale de fabricare a circuitelor integrate (CMOS) se pot realiza sisteme digitale cu complexităţi structurale şi chiar funcţionale mult mai mari decât cele ale sistemelor analogice deoarece circuitele digitale conţin în structura lor aproape numai tranzistoare şi au o putere disipată pe unitatea de arie mult mai mică; (6) - testarea unui circuit analogic este mai complicată decât a unui circuit digital comparabil ca dimensiune însă, în cazul circuitelor digitale cu densitate foarte mare de integrare (zeci de milioane de tranzistoare pe un chip cu o suprafaţă de 1cm2) problemele de testare sunt atât de dificile încât rezolvarea lor poate reprezenta în unele cazuri 50% din costul unui circuit integrat. Circuitele digitale şi analogice pot opera şi împreună, în cadrul sistemelor electronice mixte analog-digitale, prin intermediul unor interfeţe numite convertoare A/D (analogic-digital) şi convertoare D/A (digital-analogic). Sistemele electronice analog-digitale constituie în general soluţiile optime de rezolvare a multor probleme de natură tehnică.

7


Cap.1 ALGEBRĂ LOGICĂ ŞI ARITMETICĂ BINARĂ

1.1 Generalităţi Bazele algebrei logice, denumită ulterior algebră booleană, au fost puse de matematicianul englez George Boole (1815-1864). Algebra logică a fost concepută ca o metodă simbolică de tratare a funcţiilor logicii formale; aceasta are ca obiect de studiu valoarea de adevăr a unor afirmaţii, adevărat (TRUE) sau fals (FALSE). După ce a fost dezvoltată, algebra logică s-a impus ca cel mai important mijloc matematic de analiză şi sinteză a circuitelor de comutaţie, circuite realizate prin interconectarea unor comutatoare. Motivul este evident dacă se face asocierea dintre starea unui comutator (închis sau deschis) şi valoarea de adevăr a unei afirmaţii (adevărat sau fals): atât logica formală cât şi circuitele de comutaţie pot fi tratate utilizând o algebră binară - algebră definită pe o mulţime formată din două elemente. Din categoria circuitelor de comutaţie fac parte şi circuitele digitale, numite şi circuite logice. O descriere simbolică a funcţionării unui circuit digital care are două intrări a, b şi două ieşiri y, z este ilustrată în fig.1.1.

Figura 1.1 Circuitul este alimentat cu tensiunea V+ iar simbolurile L şi H au semnificaţiile de “tensiune mică” şi respectiv de “tensiune mare”. Termenii tensiune mică şi

8

Cap.1 Algebră logică şi aritmetică binară

tensiune mare desemnează tensiuni arbitrare cuprinse în intervalele sau benzile LOW = [0 ... V1] şi respectiv HIGH = [V2 ... V+] unde V1, V2 0 [0 ... V+] şi V1
1.2 Definirea axiomatică a algebrei logice Fie B mulţimea {0, 1} şi două operaţii sau legi de compoziţie notate cu simbolurile + şi ·, stabile pe B. Aceste “declaraţii” au următoarele semnificaţii: - orice element sau variabilă care aparţine mulţimii B este fie 0 fie 1; - pentru oricare două elemente a, b 0 B rezultă (a + b) 0 B şi a·b 0 B. Operaţia + are ca denumiri echivalente adunare logică, SAU(w), OR, disjuncţie. Operaţia · are ca denumiri echivalente înmulţire logică, ŞI(v), AND, conjuncţie. Proprietăţile acestor operaţii logice sunt stabilite prin următoarele 5 axiome. Axioma 1: Operaţiile + şi · sunt comutative. œ a, b 0 B Y a + b = b + a, a·b = b·a Axioma 2: Operaţiile + şi · sunt asociative. œ a, b, c 0 B Y (a + b) + c = a + (b + c) = a + b + c, (a·b)·c = a·(b·c) = a·b·c

9


Axioma 3: Operaţiile + şi · sunt distributive una faţă de cealaltă. œ a, b, c 0 B Y a + (b·c) = (a + b)·(a + c), a·(b + c) = a·b + a·c Axioma 4: Operaţiile + şi · au ca elemente neutre pe 0 şi respectiv pe 1. œ a 0 B Y a + 0 = a, a·1 = a Axioma 5: Fiecare element a din B are un element invers în B notat a ¯. œ a 0 B, › a¯ 0 B astfel încât a + ¯a = 1 şi a·a ¯=0 Elementul invers este numit şi complement sau element negat. Complementul oricărui element din mulţimea B este unic: (conform axiomei 4) pentru a = 1 ÷ 1 + 0 = 1 iar pentru a = 0 ÷ 0·1 (= 1·0 conform axiomei 1) = 0, ceea ce înseamnă (conform axiomei 5) că ¯0 = 1 şi ¯1 = 0.

1.3 Reguli de calcul în algebra logică Cu ajutorul celor 5 axiome prezentate mai sus se pot deduce reguli de calcul în algebra {B, +, ·}. Acestea sunt formulate prin teoremele următoare. Teorema 1.1: Idempotenţa: œ a 0 B Y a + a = a şi a·a = a. D e m o n s t r a ţ i e: A4 A5 A3 A5 A4 a + a = (a + a)·1 = (a + a)·(a + a¯) = a + a·a ¯=a+0=a A4 A5 A3 A5 A4 a·a = a·a + 0 = a·a + a·a ¯ = a·(a + a¯) = a·1 = a Proprietatea de idempotenţă se generalizează astfel: œ a 0 B, a + a + a + .... + a = a şi a·a·a...·a = a Teorema 1.2: Regulile elementelor neutre: œ a 0 B Y a + 1 = 1 şi a·0 = 0. D e m o n s t r a ţ i e: A5 A2 T1 A5 a + 1 = a + (a + ¯a) = (a + a) + ¯a = a + ¯a = 1 A5 A2 T1 A5 a·0 = a·(a·a ¯) = (a·a)·a ¯ = a·a ¯=0

10


Teorema 1.3: Absorbţia: œa, b 0 B Y a + a·b = a şi a·(a + b) = a. D e m o n s t r a ţ i e: A4 A3 T2 A4 a + a·b = a·1 + a·b = a·(1 + b) = a·1 = a A4 A3 T2 A4 a·(a + b) = (a + 0)·(a + b) = a + 0·b = a + 0 = a Teorema 1.4: Simplificarea: œa, b 0 B Y a + ¯a·b = a + b şi a·(a ¯ + b) = a·b. D e m o n s t r a ţ i e: A3 A5 A4 a + ¯a·b = (a + ¯a)·(a + b) = 1·(a + b) = a + b A3 A5 A4 a·(a ¯ + b) = a·a ¯ + a·b = 0 + a·b = a·b Teorema 1.5: Involuţia (negarea negaţiei): œa 0 B Y a = a. D e m o n s t r a ţ i e: Complementul oricărui element este unic: ¯0 = 1 şi ¯1 = 0. Dacă a = 0 atunci

a = 0 = 1= 0= a

iar dacă a = 1 atunci

a = 1 = 0 = 1 = a.

Această proprietate se generalizează astfel: - prin complementarea sau negarea unei variabile binare a de un număr par de ori se obţine a; - prin complementarea sau negarea unei variabile binare a de un număr impar de ori se obţine a¯. Teorema 1.6: Legile lui De Morgan: œa, b 0 B Y a + b = a ⋅ b , a⋅b = a + b D e m o n s t r a ţ i e: A1,2 T4 A2 A5 T2 (a + b) + ¯a·b ¯ = (a + ¯a·b ¯) + b = (a + ¯b) + b = a + (b ¯ + b) = a + 1 = 1 A1,2,3 A5 T2 T1 (a + b)·a ¯·b ¯ = a·a ¯·b ¯ + ¯a·b ¯·b = 0·b ¯ + ¯a·0 = 0 + 0 = 0 Conform axiomei 5, a ¯·b ¯ este complementul elementului a + b. Generalizare:

a + b + c + d + ... = a ⋅ b ⋅ c ⋅ d ⋅...


11

A1,2 T4 A2 A5 T2 a·b + (a ¯ + ¯b) = (a¯ + a·b) + ¯b = (a ¯ + b) + ¯b = ¯a + (b + ¯b) = ¯a + 1 = 1 A1,2,3 A5 T2 T1 a·b·(a ¯ + ¯b) = a·a ¯·b + a·b·b ¯ = 0·b + a·0 = 0 + 0 = 0 Conform axiomei 5, a ¯ + ¯b este complementul elementului a·b. Generalizare:

a ⋅ b ⋅ c ⋅ d ⋅... = a + b + c + d + ...

Axiomele şi teoremele prezentate au două forme. Aceste forme sunt duale; una se obţine din cealaltă prin substituţiile următoare (principiul dualităţii): +Y· ·Y+ 0Y1 1Y0

1.4 Funcţii logice Orice funcţie logică combinaţională f : {0, 1}n Y {0, 1} poate fi reprezentată: - sub formă analitică, cu ajutorul expresiilor logice; - printr-o tabelă de adevăr; - prin diagrame de decizie binară. 1.4.1 Expresii logice Operaţiile +, ·, ¯ (SAU, ŞI, NU; OR, AND, NOT) definite în paragraful 1.2 sunt operaţii logice elementare. Cu ajutorul acestora se pot defini operaţii sau funcţii logice mai complexe, sub forma unor expresii logice în care apar un anumit număr de litere sau variabile logice. Exemple: E(a, b) = ¯a·b + a·b ¯ F(a, b, c) = ¯a·b + a·(b ¯ + c) + ¯a·c¯ G(a, b, c, d) = c·[b¯ + a·(b + d¯)] + ¯b·c¯ H(x, y, z, w) = x·z¯·w + y·z·w ¯ + ¯x ·y¯ Observaţie: Punctul (·) care semnifică operaţia de înmulţire logică poate fi omis la scrierea expresiilor logice.

12


Pentru fiecare expresie logică există o expresie logică duală. De exemplu, funcţia F(a, b, c) de mai sus are ca formă duală funcţia Fd(a, b, c) = (a¯ + b)(a + b ¯c)(a ¯ + ¯c ). În conformitate cu principiul dualităţii, forma duală a unei funcţii logice arbitrare f(a, b, c, ..., 0, 1, +, ·) este funcţia fd(a, b, c, ..., 1, 0, ·, +). Aceste două funcţii au proprietatea: ¯, b¯, c¯, ...) ¯f (a, b, c, ...) = fd(a Forma de reprezentare a unei funcţii logice cu ajutorul expresiilor logice nu este unică. Aceeaşi funcţie poate fi definită prin mai multe expresii logice diferite între ele dar echivalente. De exemplu, funcţia F(a, b, c) = ¯ab + a(b ¯ + c) + ¯a c¯

(1.1)

poate fi reprezentată sub formele echivalente: F(a, b, c) = ¯ab + a(b ¯ + c) + ¯b c¯

(1.2)

F(a, b, c) = ¯ab + ac + ¯b c¯

(1.3)

F(a, b, c) = ab ¯ + ¯a c¯ + bc

(1.4)

F(a, b, c) = ¯a b ¯ c¯ + ¯abc¯ + ¯abc + ab ¯ c¯ + ab ¯c + abc

(1.5)

F(a, b, c) = (a + b + ¯c )(a¯ + ¯b + c)

(1.6)

etc. Echivalenţa acestor expresii logice poate fi demonstrată formal cu ajutorul axiomelor şi regulilor de calcul din algebra logică sau prin calcularea valorilor funcţiei. Ca exemplu se va demonstra echivalenţa relaţiilor 1.1 şi 1.4. (1) utilizarea axiomelor şi regulilor de calcul: (rel.1.1) A3 A4,5 ¯ + ac + ¯a c¯ = ¯b + a(b a ¯ + c) + ¯a c¯ = ¯ab + ab A3 = ¯ab(c + c¯) + ab ¯ + a(b + ¯b)c + a¯ c¯ = A1,2 = ¯abc + ¯abc¯ + ab ¯ + abc + ab ¯c + ¯a c¯ = A3 ¯ + ab ¯c) = = (a ¯bc + abc) + (a ¯bc¯ + ¯a c¯) + (ab A5,T2 A1 (rel.1.4) ¯(1 + c) = bc + ¯a c¯ + ab ¯ = ab ¯ + ¯a c¯ + bc = (a ¯ + a)bc + ¯a c¯(b + 1) + ab

13


(2) calcularea valorilor funcţiei: a b c

a¯b + a(b ¯ + c) + ¯a c¯ (rel.1.1)

ab ¯ + ¯a c¯ + bc (rel.1.4)

0 0 0

¯·0 + 0(0¯ + 0) + 0¯·0 0 ¯=1

0·0 ¯ + ¯0·0 ¯ + 0·0 = 1

0 0 1

¯·0 + 0(0¯ + 1) + 0¯·1 0 ¯=0

0·0 ¯ + ¯0·1 ¯ + 0·1 = 0

0 1 0

¯·1 + 0(1¯ + 0) + 0¯·0 0 ¯=1

0·1 ¯ + ¯0·0 ¯ + 1·0 = 1

0 1 1

0¯·1 + 0(1¯ + 1) + 0¯·1 ¯=1

0·1 ¯ + ¯0·1 ¯ + 1·1 = 1

1 0 0

¯·0 + 1(0¯ + 0) + 1¯·0 1 ¯=1

1·0 ¯ + ¯1·0 ¯ + 0·0 = 1

1 0 1

¯·0 + 1(0¯ + 1) + 1¯·1 1 ¯=1

1·0 ¯ + ¯1·1 ¯ +0·1 = 1

1 1 0

¯·1 + 1(1¯ + 0) + 1¯·0 1 ¯=0

1·1 ¯ + ¯1·0 ¯ + 1·0 = 0

1 1 1

¯·1 + 1(1¯ + 1) + 1¯·1 1 ¯=1

1·1 ¯ + ¯1·1 ¯ + 1·1 = 1

Relaţiile 1.1 şi 1.4 sunt echivalente deoarece valorile calculate cu acestea şi marcate (bold) în tabel sunt egale între ele pentru toate combinaţiile de trei biţi atribuite variabilelor a, b, c. Funcţiile logice pot fi exprimate analitic sub două forme standard sau canonice. Formele canonice ale funcţiei F(a, b, c) de mai sus sunt reprezentate prin relaţiile 1.5 şi 1.6. Produsul logic al tuturor variabilelor sau complementelor acestora se numeşte mintermen; suma logică a tuturor variabilelor sau complementelor acestora se numeşte maxtermen. Numărul mintermenilor sau maxtermenilor de n variabile este 2n. Complementul unui mintermen este un maxtermen; de exemplu complementul mintermenului ab ¯c este maxtermenul a ¯ + b + ¯c . Orice funcţie logică combinaţională f(a, b, c, d, ...) poate fi reprezentată ca sumă de mintermeni sau ca produs de maxtermeni. Fără a pierde din generalitate se va considera o funcţie oarecare de trei variabile. Observaţie: Relaţiile 1.7 şi 1.9 de mai jos sunt uşor de demonstrat; pentru fiecare combinaţie de trei biţi atribuită variabilelor a, b, c se simplifică expresia din partea dreaptă a egalităţii, utilizând regulile de calcul ale algebrei logice.

¯ c¯ f(0,0,0) + ¯a b¯c f(0,0,1) + ¯abc¯ f(0,1,0) + ¯abc f(0,1,1) + f(a, b, c) = ¯a b ab¯ c¯ f(1,0,0) + ab ¯c f(1,0,1) + abc¯ f(1,1,0) + abc f(1,1,1)

(1.7)

14


Dacă se cunosc valorile funcţiei atunci în relaţia 1.7 rămân doar mintermenii corespunzători valorilor 1: f(a, b, c) = 3(mintermeni) = forma canonică cu mintermeni

(1.8)

În relaţia 1.5 sunt 6 din cei 8 mintermeni de 3 variabile; mintermenii a ¯b ¯c şi abc¯ lipsesc deoarece F(0,0,1) = 0 şi F(1,1,0) = 0. f(a, b, c) = (a + b + c + f(0,0,0))(a + b + c¯ + f(0,0,1))· (a + ¯b + c + f(0,1,0)) (a + b¯ + ¯c + f(0,1,1))(a¯ + b + c + f(1,0,0))· (a ¯ + b + ¯c + f(1,0,1))(a¯ + ¯b + c + f(1,1,0))(a¯ + ¯b + ¯c + f(1,1,1))

(1.9)

Dacă se cunosc valorile funcţiei atunci în relaţia 1.9 rămân doar maxtermenii corespunzători valorilor 0: f(a, b, c) = J(maxtermeni) = forma canonică cu maxtermeni (1.10) Relaţia 1.6 conţine numai maxtermenii a + b + ¯c şi a ¯ + ¯b + c; aceştia se obţin prin complementarea mintermenilor a ¯·b ¯·c şi a·b·c¯, care lipsesc în reprezentarea canonică 3(mintermeni). Reprezentarea analitică a unei funcţii logice sub forma canonică cu mintermeni (maxtermeni) este unică. Orice expresie logică poate fi rescrisă sub o formă echivalentă utilizând numai operaţiile + şi ¯ sau numai operaţiile · şi ¯. Demonstraţia este banală şi are la bază în principal teoremele 5 şi 6. Se va rescrie, ca exemplu, rel.1.2: F(a, b, c) = ¯ab + a(b ¯ + c) + ¯b c¯ = = ab + ab + ac + b c = ab ⋅ ab ⋅ ac ⋅ b c = = ab + a (b + c) + b + c = a + b + a + b + c + bc

Seturile de operaţii {+, ¯} şi {·, ¯} sunt numite complete deoarece orice funcţie logică poate fi exprimată analitic numai cu ajutorul unuia dintre acestea. Utilizarea setului de operaţii {+, ·, ¯} este suficientă dar nu este şi necesară.

1.4.2 Tabele de adevăr În figura 1.2 este reprezentată tabela de adevăr corespunzătoare funcţiei F(a, b, c) definită cu oricare dintre relaţiile echivalente 1.1 ÷ 1.6. Tabela specifică valorile funcţiei F pentru toate combinaţiile distincte de trei biţi

15


atribuite variabilelor a, b, c, adică F(0,0,0), F(0,0,1), F(0,1,0), F(0,1,1), F(1,0,0), F(1,0,1), F(1,1,0) şi F(1,1,1).

Fig.1.2 Tabela de adevăr a funcţiei definită cu relaţiile 1.1 ÷ 1.6 Dacă pentru o funcţie logică se cunoaşte o reprezentare analitică, cu ajutorul acesteia se poate determina tabela de adevăr prin calcularea tuturor valorilor funcţiei. Spre deosebire de reprezentarea sub formă analitică, reprezentarea unei funcţii logice printr-o tabelă de adevăr este unică. Dacă pentru o funcţie logică se cunoaşte tabela de adevăr, cu ajutorul acesteia se pot determina reprezentări analitice ale funcţiei; formele canonice pot fi scrise în mod direct. Astfel, pentru funcţia g(a, b, c) reprezentată prin tabela de adevăr din fig.1.3, utilizând relaţiile 1.7, 1.8 şi respectiv 1.9, 1.10 se obţin expresiile canonice următoare: ¯c + ¯abc¯ + ab ¯c + abc g(a, b, c) = ¯a b g(a, b, c) = (a + b + c)(a + ¯b + ¯c )(a¯ + b + c)(a ¯ + ¯b + c)

Figura 1.3

16


Numărul N de funcţii logice distincte, de n variabile, este egal cu numărul de tabele de adevăr distincte, cu dimensiunea 2n (2n reprezintă numărul combinaţiilor distincte de n biţi care sunt atribuite celor n variabile logice). O tabelă de adevăr cu dimensiunea k poate fi completată cu valorile binare 0 şi 1 în 2k moduri. Rezultă un număr de funcţii N(n) egal cu 2 la puterea 2n: N(1) = 22 = 4 N(2) = 24 = 16 N(3) = 28 = 256 N(4) = 216 = 65.536 N(5) = 232 = 4.294.967.296 etc. Deşi numărul funcţiilor logice de n variabile este finit (spre deosebire de numărul funcţiilor analogice care este infinit chiar şi în cazul unei singure variabile), creşterea exponenţială evidenţiată mai sus arată că începând cu 5 variabile numărul de funcţii logice poate fi considerat din punct de vedere practic “infinit”. Cele 4 funcţii logice de o variabilă sunt: f(a) / 0, f(a) / 1, f(a) = a şi f(a) = a ¯. Funcţiile de două variabile f(a, b) vor fi reprezentate mai jos prin tabele de adevăr şi prin expresii logice:

f1 / 0

f2 = ¯f 1 / 1

f3 = a

f5 = b

f6 = ¯f 5 = b ¯

f7 = a ¯b + ab ¯

f4 = ¯f 3 = a ¯

f8 = ¯f 7 = ab + ¯a b ¯

17


f9 = ab

f13 = a ¯b

f10 = ¯f 9 = a ¯ + ¯b

f14 = ¯f 13 = a + ¯b

f11 = ab ¯

f12 = ¯f 11 = a ¯+b

f15 = a ¯b ¯

f16 = ¯f 15 = a + b

Funcţiile constante f1 şi f2 nu au utilitate practică. Funcţiile f3, f4, f5 şi f6 nu sunt “sensibile” la ambele variabile, acestea fiind de fapt funcţii de o singură variabilă. Au utilitate practică funcţiile f7 ÷ f16. Funcţia f7 reprezintă operaţia de adunare algebrică în baza 2 sau de adunare modulo 2. Această operaţie mai este numită SAU EXCLUSIV sau XOR iar pentru desemnarea ei se utilizează simbolul ⊕ :

a ⊕ b = ab + ab

(1.11)

Funcţia f8 este complementul funcţiei f7 şi reprezintă operaţia SAU EXCLUSIV NEGAT sau XNOR: (1.12) a ⊕ b = ab + ab Utilizând relaţia de definiţie 1.11, se pot demonstra următoarele proprietăţi ale operaţiei XOR: a ⊕b = b⊕a

a ⊕ ( b ⊕ c ) = ( a ⊕ b) ⊕ c a ⊕1 = a a⊕0 = a a⊕a =1 a⊕b = a ⊕b = a⊕b

(1.13)

18


Dimensiunea unei tabele de adevăr creşte exponenţial cu numărul de variabile; pentru o funcţie logică care depinde de n variabile tabela de adevăr are dimensiunea 2n. Dacă n are valoare mare atunci reprezentarea funcţiei printr-o tabelă de adevăr nu mai este practică. Acest dezavantaj poate fi diminuat sau uneori chiar eliminat prin “comprimarea” tabelei. O modalitate de comprimare constă în înlocuirea a două sau a mai multor linii din tabela de adevăr, care satisfac anumite condiţii, cu una singură. În general, într-o tabelă de adevăr se pot efectua mai multe astfel de comprimări. Ca exemplu se va comprima tabela de adevăr din fig.1.3, reprezentată din nou în fig.1.4a; tabela comprimată este reprezentată în fig.1.4b. Simbolul * are semnificaţie de valoare logică indiferentă (don’t care) şi reprezintă pe oricare dintre valorile binare 0 şi 1. Liniile g(0, 0, 0) = 0 şi g(1, 0, 0) = 0 din tabela de adevăr din fig.1.4a au fost comprimate în linia g(*, 0, 0) = 0 din tabela din fig.1.4b iar liniile g(1, 0, 1) = 1 şi g(1, 1, 1) = 1 din tabela de adevăr din fig.1.4a au fost comprimate în linia g(1, *, 1) = 1 din tabela din fig.1.4b. Există şi alte posibilităţi de comprimare şi anume: - g(1, 0, 0) = 0 şi g(1, 1, 0) = 0 Y g(1, *, 0) = 0; - g(0, 0, 1) = 1 şi g(1, 0, 1) = 1 Y g(*, 0, 1) = 1.

Fig.1.4 Comprimări ale unei tabele de adevăr O altă modalitate de comprimare a unei tabele de adevăr, mult mai eficientă, constă în reducerea numărului de variabile cărora li se atribuie valori în mod explicit. În tabela comprimată valorile funcţiei vor fi 0, 1 sau expresii logice în care apar variabile cărora nu li s-au atribuit valori în mod explicit. O comprimare a tabelei de adevăr din fig.1.4a cu această metodă este ilustrată în fig.1.4c; s-au atribuit valori în mod explicit variabilelor a şi b. Valorile funcţiei g din tabela comprimată se deduc uşor prin compararea coloanelor 3 şi 4 ale tabelei din fig.1.4a.

19


Tabela din fig.1.4d reprezintă o comprimare a tabelei de adevăr din fig.1.4a prin utilizarea ambelor metode de comprimare prezentate (în tabela din fig.1.4c s-au comprimat ultimele două linii). O tabelă de adevăr şi comprimatele acesteia, ca acelea din fig.1.4, specifică una şi aceeaşi funcţie. O funcţie logică reprezentată prin oricare dintre aceste tabele este complet definită, în sensul că dacă se atribuie valori 0 şi 1, în orice combinaţie, tuturor variabilelor de care depinde funcţia atunci se poate preciza valoarea funcţiei, 0 sau 1. În practică apar situaţii în care, din diferite motive, nu se precizează toate valorile unei funcţii logice. Altfel spus, se definesc funcţii specificându-se valorile acestora, 0 sau 1, numai pentru anumite combinaţii de biţi atribuite variabilelor. Funcţiile de acest tip sunt incomplet definite. Valorile nespecificate pot fi considerate valori logice indiferente. O funcţie incomplet definită este reprezentată printr-o tabelă în fig.1.5; valorile nespecificate sunt considerate indiferente şi sunt marcate cu *.

Fig.1.5 Funcţie incomplet definită Funcţia incomplet definită F(a, b, c) reprezentată prin tabela din fig.1.5 poate fi interpretată ca “partea comună” a celor 4 funcţii complet definite obţinute prin specificarea de valori 0 sau 1 în locul celor două valori logice indiferente. Operaţia de comprimare a unei tabele incomplet specificate, utilizând oricare dintre cele două metode de comprimare prezentate mai sus, beneficiază de o anumită “elasticitate” creată de valorile logice indiferente; fiecare valoare logică indiferentă poate fi considerată, în mod independent faţă de celelalte, fie ca 0 fie ca 1. Astfel, dacă în tabela din fig.1.5 se consideră F(0, 1, 1) = F(1, 1,0) = 0 atunci prin comprimarea acesteia se obţine tabela din fig.1.6.

Figura 1.6

20


1.4.3 Diagrame de decizie binară O diagramă de decizie binară este un graf cu următoarea structură: - intrarea în graf este funcţia logică definită prin intermediul grafului; - nodurile grafului, reprezentate prin cercuri, conţin variabile de care depinde funcţia; - din fiecare nod pleacă două arce; aceste arce corespund valorilor logice 0 şi respectiv 1 care sunt atribuite variabilei din nod; - un punct aplicat pe un arc semnifică operaţia de complementare (negare); - ieşirile din graf, reprezentate prin dreptunghiuri, conţin valorile funcţiei; aceste valori pot fi 0, 1, variabile sau expresii logice. În fig.1.7 este reprezentată o funcţie f(a, b, c) printr-o diagramă de decizie binară.

Fig.1.7 Funcţie logică reprezentată printr-o diagramă de decizie binară Determinarea valorilor funcţiei se face prin traversarea grafului, de la intrare către ieşiri. Traversarea grafului este echivalentă cu o secvenţă de decizii; în fiecare nod întâlnit se ia o decizie asupra arcului pe care se va continua traversarea adică asupra valorii, 0 sau 1, care va fi atribuită variabilei din acel nod. Diagrama de decizie binară din fig.1.7 poate fi traversată în 4 moduri: 1) a = 0, b = 0 Y f = 0; 2) a = 0, b = 1 Y f = ¯c ; 3) a = 1, b = 0 Y f = c; 4) a = 1, b = 1 Y f = 1. În al doilea mod de traversare valoarea de la ieşirea grafului a fost negată deoarece pe traseul urmat a fost întâlnit un punct (aplicat pe arcul b = 1). Dacă numărul de puncte întâlnite într-o traversare a grafului este par atunci valoarea funcţiei este valoarea de la ieşire; altfel, dacă numărul de puncte este impar atunci valoarea atribuită funcţiei este complementul valorii de la ieşirea

21


grafului. În diagrama din fig.1.7 se iau decizii în mod explicit numai asupra variabilelor a şi b. Această diagramă este o formă “comprimată” de reprezentare a diagramei de decizie binară din fig.1.8.

Figura 1.8 Diagrama din fig.1.7 poate fi la rândul ei comprimată. O posibilitate este ilustrată în fig.1.9; se iau decizii în mod explicit numai asupra variabilei a.

Figura 1.9 Reprezentarea unei funcţii logice printr-o diagramă de decizie binară nu este unică. Complexitatea diagramei depinde de ordinea în care sunt considerate variabilele precum şi de numărul variabilelor asupra cărora se iau decizii în mod explicit. Impactul ordonării variabilelor asupra complexităţii diagramei este evidenţiat în exemplul următor.

22


Fie funcţia logică Z(a, b, c, d, e, f) = ab + cd + ef şi două ordonări ale variabilelor: 1) a, c, e, b, d, f; 2) a, b, c, d, e, f. Diagramele de decizie binară corespunzătoare acestor ordonări sunt reprezentate în figurile 1.10 şi 1.11.

Fig.1.10 Diagrama funcţiei Z corespunzătoare ordonării a, c, e, b, d, f

Fig.1.11 Diagrama funcţiei Z corespunzătoare ordonării a, b, c, d, e, f

23


Într-o diagramă de decizie binară aceeaşi variabilă poate fi plasată simultan în noduri şi în ieşiri. Este cazul variabilele b şi d în diagrama din fig.1.12, care este o formă comprimată a diagramei din fig.1.10.

Figura 1.12 Între cele trei moduri de reprezentare a unei funcţii logice şi anume expresii logice, tabele de adevăr şi diagrame de decizie binară, se pot face conversii; dacă se cunoaşte o reprezentare a funcţiei într-unul din aceste moduri, cu ajutorul acesteia se pot determina reprezentări ale funcţiei şi în celelalte două moduri.

1.5 Coduri binare Un circuit logic realizează sau implementează în general nu o singură funcţie logică ci un sistem de funcţii logice. Definirea sistemului de funcţii se face prin codificarea unei “descrieri” a circuitului, descriere ce reprezintă o anumită utilitate practică. Un exemplu este prezentat în continuare. Fie A, B două mulţimi, A = {triunghi, cerc, dreptunghi, paralelogram, elipsă, roşu, verde, galben, violet, joi, vineri, dumunică}, B = {figură geometrică, culoare, zi a săptămânii} şi f : A Y B o funcţie de identificare a elementelor mulţimii A. Corespondenţa dintre elementele mulţimilor A şi B realizată de funcţia f este uşor de intuit. Astfel, f (dreptunghi) = figură geometrică; f (verde) = culoare; f (duminică) = zi a săptămânii, etc.

24


Funcţia f poate fi realizată de către un circuit logic combinaţional. Fie X şi Z intrarea şi respectiv ieşirea acestui circuit, reprezentat în fig.1.13a; X şi Z sunt vectori, adică circuitul nu are numai o singură variabilă de intrare şi o singură variabilă de ieşire ci are câte un set de astfel de variabile.

Figura 1.13 Întrucât mulţimea A conţine 12 elemente, vectorul X trebuie să aibă formatul sau dimensiunea minimă egală cu 4. Un asemenea format este suficient deoarece există 24 = 16 combinaţii distincte de 4 biţi. Dacă X ar avea formatul 3 atunci cu cele 23 = 8 combinaţii distincte de 3 biţi nu se pot “acoperi” toate elementele mulţimii A şi codificarea acestora nu ar fi posibilă. De asemenea, vectorul Z trebuie să aibă o dimensiune minimă egală cu 2, cele 22 = 4 combinaţii distincte de 2 biţi fiind suficiente pentru acoperirea elementelor mulţimii B. Detaliile referitoare la coordonatelele vectorilor X şi Z sunt indicate în fig.1.13b: X = x3 x2 x1 x0 , Z = z1 z0 Circuitul din fig.1.13b implementează un sistem de două funcţii logice:

 z1 = z1 ( x3 , x2 , x1 , x0 )   z0 = z0 ( x3 , x2 , x1 , x0 ) O ieşire a unui circuit logic realizează o funcţie care depinde de toate variabilele de intrare sau numai de o parte dintre acestea. În cazul circuitului de mai sus codificarea (şi implicit definirea funcţiilor z1 şi z0) constă în reprezentarea elementelor mulţimilor A şi B prin combinaţii de 4 şi respectiv de 2 biţi. Oricare 12 din cele 16 combinaţii de 4 biţi şi în orice ordine pot fi utilizate pentru reprezentarea elementelor mulţimii A; rezultă 12 posibilităţi de codificare a elementelor mulţimii A. De asemenea, 12 !× C16 oricare 3 din cele 4 combinaţii de 2 biţi şi în orice ordine pot fi utilizate pentru codificarea elementelor mulţimii B; rezultă 3!× C43 posibilităţi de codificare a elementelor mulţimii B. Codificarea elementelor mulţimii A şi respectiv a elementelor mulţimii B sunt operaţii independente între ele. Ca urmare, definirea sistemului de funcţii (z1, z0) ce caracterizează circuitul din fig.1.13b

25


3 12 se poate face în 3!× 12 !× C4 × C16 = 20.922.789.888.000 moduri. Din acest

număr imens de posibilităţi face parte şi codificarea următoare: AY

X = x3 x2 x1 x0

triunghi Y

0000

cerc Y

0010

dreptunghi Y

0011

paralelogram Y

0101

elipsă Y

0110

roşu Y

0111

verde Y

1000

galben Y

1010

violet Y

1011

joi Y

1100

vineri Y

1101

dumunică Y

1111

Tabele de adevăr x3 x2 x1 x0

z1

z0

0000

1

0

0001

t

t

0010

1

0

0011

1

0

0100

t

t

0101

1

0

0110

1

0

0111

0

1

1000

0

1

1001

t

t

1010

0

1

1011

0

1

BY

Z = z1 z0

1100

1

1

figură geometrică Y

10

1101

1

1

culoare Y

01

1110

t

t

zi a săptămânii Y

11

1111

1

1

Funcţiile z1 şi z0 sunt incomplet definite; combinaţiile x3 x2 x1 x0 = 0001, 0100, 1001 şi 1110 nu desemnează elemente ale mulţimii A iar identificarea acestora nu este posibilă. Funcţiile z1 şi z0 trebuie privite ca un sistem şi nu ca funcţii individuale. Valoarea 0 la ieşirea z1 indică culoare; dacă valoarea acestei ieşiri este 1 atunci, fără a lua în considerare şi valoarea de la ieşirea z0, nu se poate face distincţie

26


între figură geometrică şi zi a săptămânii. Valoarea 0 la ieşirea z0 indică figură geometrică; dacă valoarea acestei ieşiri este 1 atunci, fără a lua în considerare şi valoarea de la ieşirea z1, nu se poate face distincţie între culoare şi zi a săptămânii. Ansamblul z1z0 elimină aceste incertitudini. 1.5.1 Baze de numeraţie Fie un număr natural b $ 2 şi X(b) = ± xn-1 xn-2 ...x1 x0,x-1 x-2 ...x-m un număr cu semn, cu parte întreagă şi parte fracţionară separate prin virgulă, scris în baza de numeraţie b. Cifrele numărului X(b) aparţin mulţimii {0, 1, 2, ..., b-1}; cifra cu rangul cel mai mare, xn-1, este cifra cea mai semnificativă iar cifra cu rangul cel mai mic, x-m, este cifra cea mai puţin semnificativă. Numărul de cifre, n+m, cu care este scris numărul X(b) se numeşte format. Orice număr X(b) are o imagine sau un echivalent în oricare altă bază de numeraţie. Reprezentarea numărului X(b) într-o altă bază de numeraţie poate fi exactă sau aproximativă şi determină în general modificarea formatului; semnul numărului nu se modifică. Imaginea lui X(b) în baza 10 sau echivalentul zecimal, notat X(10) , se obţine cu relaţia: −m

X (10 ) = ± ∑ x j b j = ± ( xn − 1bn − 1 +...+ x2b2 + x1b + x0 + x− 1b− 1 +...+ x− mb− m ) (1.14) j= n− 1

în care sunt utilizate operaţiile algebrice de înmulţire şi de adunare din baza 10. Exemple: 352,16(7) = 3·72 + 5·7 + 2 + 7-1 + 6·7-2 – 184,265306122448979... (10); 4133,201(5) = 4·53 + 1·52 + 3·5 + 3 + 2·5-1 + 5-3 = 543,408(10); 1001011,011(2) = 26 + 23 + 2 + 1 + 2-2 + 2-3 = 75,375(10); A2C,9(16) = 10·162 + 2·16 + 12 + 9·16-1 = 300,5625(10); (cifrele bazei 16 sunt 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E şi F). Reprezentarea unui număr pozitiv X(10) într-o altă bază de numeraţie b se face, exact sau aproximativ, prin repetarea secvenţei următoare de operaţii: 1) se determină numărul natural k astfel încât bk # X(10) şi bk+1 > X(10); 2) se determină cifra de rang k a imaginii lui X(10) în baza b, adică cel mai mare număr natural yk # b-1 cu proprietatea yk·bk # X(10); 3) se extrage cifra yk : X(10) Z X(10) - yk·bk. Dacă după extragerea cifrei yk rezultă X(10) > 0, atunci se repetă secvenţa de operaţii de mai sus pentru determinarea cifrei de rang imediat inferior yk-1, ş.a.m.d.; dacă în urma extragerii unei cifre se obţine X(10) = 0 atunci conversia

27


numărului în baza b s-a terminat şi este exactă. Este posibil să se extragă oricât de multe cifre fără să se obţină vreodată X(10) = 0; în astfel de cazuri nu este posibilă o conversie exactă a numărului în baza b şi se va face o trunchiere sau o aproximare cu precizia dorită sau impusă. Exemple: 1) 591,7(10) = ?(6) – 2423,411... (6) 63 = 216 < 591,7; 64 = 1296 > 591,7; 2·63 = 432 < 591,7; 591,7 - 432 = 159,7; 62 = 36 < 159,7; 4·62 = 144 < 159,7; 159,7 - 144 = 15,7; 61 = 6 < 15,7; 2·61 = 12 < 15,7; 15,7 - 12 = 3,7; 60 = 1 < 3,7; 3·60 = 3 < 3,7; 3,7 - 3 = 0,7; 6-1 = 0,1(6) < 0,7; 4·6-1 = 0,(6) < 0,7; 0,7 - 0,(6) = 0,0(3); 6-2 = 0,02(7) < 0,0(3); 1·6-2 = 0,02(7) < 0,0(3); 0,0(3) - 0, 02(7) = 0,00(5); 6-3 = 0,004(629) < 0,00(5); 1·6-3 = 0,004(629) < 0,00(5); etc. 2)

287,625(10) = ?(2) = 100011111,101(2)

28 = 256 < 287,625; 29 = 512 > 287,625; 287,625 - 256 = 31,625; 24 = 16 < 31,625; 25 = 32 > 31,625; 31,625 - 16 = 15,625; 23 = 8 < 15,625; 15,625 - 8 = 7,625; 22 = 4 < 7,625; 7,625 - 4 = 3,625; 21 = 2 < 3,625; 3,625 - 2 = 1,625; 20 = 1 < 1,625; 1,625 - 1 = 0,625; 2-1 = 0,5 < 0,625; 0,625 - 0,5 = 0,125; 2-3 = 0,125; 0,125 - 0,125 = 0. Conversia unui număr X, scris într-o bază b1 … 10, într-o altă bază b2 … 10 se poate face după schema următoare: X(b1) Y X(10) Y X(b2) Operaţiile de adunare, scădere şi înmulţire într-o bază de numeraţie b sunt operaţii modulo b. Exemple: 3 5, 1 2(7) + 4 3, 6 0(7) 1 1 2, 0 2(7) (17 17 17 07 transporturi)

4 2 0, 3(5) 3 4 2, 1(5) 0 2 3, 2(5) (Y0 Y1 Y1 Y0 împrumuturi)

28


5 2(6) × 4 3(6) 2 4 0(6) 3 3 2(6) 4 0 0 0(6)

3 2(10) × 2 7(10) 2 2 4(10) 6 4(10) 8 6 4(10)

4000(6) = 4·63 = 864(10) 1.5.2 Codul binar natural Codul binar natural este forma de reprezentare a numerelor naturale din baza 10 în baza 2. Echivalentul binar al unui număr natural X(10) se obţine particularizând algoritmul general de conversie prezentat în paragraful anterior: 1) se determină cea mai mare putere a lui 2 care se cuprinde în X(10): 2k # X(10) şi 2k+1 > X(10); 2) se extrage bitul de rang k : X(10) Z X(10) - 2k. Această secvenţă de operaţii se repetă până când se obţine X(10) = 0. Sumând toate puterile lui 2 extrase se verifică relaţia: X (10 ) = xn − 1 2 n − 1 + x n − 2 2n − 2 ...+ x2 22 + x1 2 + x0 , xj 0{0, 1}, j = 0,1, ..., n-1 (1.15)

Codul binar natural al numărului X(10) este X(2) = xn-1 xn-2 ...x2 x1 x0. În acest format de n biţi pot fi scrise numerele naturale 0, 1, 2, 3, ..., 2n-1. În tabela următoare sunt reprezentate în cod binar natural numerele 0, 1, 2, 3, ..., 15: X(10)

x3 x2 x1 x0

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

29


1.5.3 Coduri binare complementare Fie X(2) = ± xn-1 xn-2 ...x1 x0,x-1 x-2 ...x-m un număr binar cu semn. Dacă se utilizează un bit în locul semnului, se obţine codul binar cu semnul codificat: X(2) = sn xn-1 xn-2 ...x1 x0,x-1 x-2 ...x-m

(1.16)

De obicei, semnul + se codifică cu 0 iar semnul - se codifică cu 1. Numerele zecimale care pot fi reprezentate, exact sau aproximativ, în acest format binar aparţin intervalului [-(2n - 2-m), +(2n - 2-m)](valoarea binară absolută maximă este xn-1 xn-2 ...x1 x0,x-1 x-2 ...x-m = 11...11,11...1 iar dacă la această valoare se sumează 1 în rangul -m, adică 2-m în zecimal, se obţine 2n în zecimal). Numărul zecimal 0 are două reprezentări binare cu semnul codificat, 000...0,00...0 şi 100...0,00...0. În cazul particular al numerelor întregi (m = 0), domeniul zecimal acoperit este mulţimea {-(2n - 1), -(2n - 2), ..., -1, 0, 1, 2, ..., (2n - 1)}. Pentru numerele binare negative sunt utile următoarele două reprezentări. (1) codul complementar faţă de 1, notat C1: C1(-xn-1 xn-2 ...x1 x0,x-1 x-2 ...x-m) = 1x¯n-1 x¯n-2 ...x¯1 x¯0,x¯-1 x¯-2...x¯-m

(1.17)

Deoarece x¯j = 1-xj, codul C1 se poate obţine şi prin operaţia de scădere 1

1 1 ... 1 1, 1 1 ... 1 xn-1 xn-2 ... x1 x0, x-1 x-2 ... x-m

1

x¯n-1 x¯n-2 ... x¯1 ¯x 0, x¯-1 x¯-2 ... x¯-m

Numerele zecimale care pot fi reprezentate, exact sau aproximativ, în codul C1 cu un format de (n+1)+m biţi aparţin intervalului [-(2n - 2-m), +(2n - 2-m)]. Numărul zecimal 0 are două reprezentări în acest cod, 000...0,00...0 şi 111...1,11...1. În cazul particular al numerelor întregi (m = 0), domeniul zecimal acoperit este mulţimea {-(2n - 1), -(2n - 2), ..., -1, 0, 1, 2, ..., (2n - 1)}. (2) codul complementar faţă de 2, notat C2: C2(-xn-1 xn-2 ...x1 x0,x-1 x-2 ...x-m) = 1x¯n-1 x¯n-2 ...x¯1 x¯0,x¯-1 x¯-2...x¯-m + 2-m

(1.18)

Termenul 2-m a fost utilizat în relaţia 1.18 în locul reprezentării binare 0,0...01 în care cifra 1 are rangul -m. Numerele zecimale care pot fi reprezentate, exact sau aproximativ, în codul C2 cu un format de (n+1)+m biţi aparţin intervalului [-2n, +(2n - 2-m)]. Numărul zecimal 0 are reprezentare unică în codul C2, şi anume 000...0,00...0. În cazul particular al numerelor întregi (m = 0), domeniul zecimal acoperit este mulţimea {-2n, -(2n - 1), ..., -1, 0, 1, 2, ..., (2n - 1)}. În tabela următoare sunt date interpretările zecimale pentru combinaţiile de 5 biţi (parte întreagă) corespunzătoare codurilor binar natural, binar cu semnul codificat, C1 şi C2:

30


interpretare zecimală binar natural

binar cu semn

C1

C2

00000 00001 00010 00011 00100 00101 00110 00111 01000 01001 01010 01011 01100 01101 01110 01111

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

10000 10001 10010 10011 10100 10101 10110 10111 11000 11001 11010 11011 11100 11101 11110 11111

16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31

0 -1 -2 -3 -4 -5 -6 -7 -8 -9 -10 -11 -12 -13 -14 -15

-15 -14 -13 -12 -11 -10 -9 -8 -7 -6 -5 -4 -3 -2 -1 0

-16 -15 -14 -13 -12 -11 -10 -9 -8 -7 -6 -5 -4 -3 -2 -1

31


Fie A = an an-1an-2 ... a1a0,a-1a-2 ... a-m şi B = bn bn-1bn-2 ... b1b0,b-1b-2 ... b-m două numere binare cu semn. Operaţia A + B = C se efectuează utilizând un algoritm de adunare dacă A şi B au acelaşi semn, sau un algoritm de scădere dacă A şi B au semne contrare. Biţii de semn sunt trataţi în mod diferit faţă de biţii care definesc modulele operanzilor A şi B. Dacă an = bn atunci această valoare logică se atribuie bitului de semn cn iar *C* = *A* + *B*. Dacă an … bn atunci semnul rezultatului se decide printr-o comparaţie: dacă *A* $ *B* atunci cn = an şi *C* = *A* - *B* iar dacă *A* # *B* atunci cn = bn şi *C* = *B* - *A*. Dacă A şi B au semne contrare atunci rezultatul poate fi scris în formatul C = cn cn-1cn-2...c1c0,c-1c-2...c-m. Când A şi B au semne identice, este posibil ca formatul cn-1cn-2...c1c0,c-1c-2...c-m să nu mai fie suficient pentru scrierea modulului rezultatului. În situaţii de acest fel se spune că s-a produs o depăşire a formatului. Mărirea formatului cu o cifră la partea întreagă pentru rezultatul operaţiei este o soluţie de rezolvare a depăşirilor. Exemple: 1) A = 10110,101; B = 01010,011; C = A + B Deoarece A este negativ iar B este pozitiv, se va determina rezultatul C printr-o scădere. Relaţia dintre modulele operanzilor este *A* = 0110,101 < *B* = 1010,011, ceea ce implică c4 = b4 = 0 şi *C* = *B* - *A* = 0011,110, adică C = 00011,110. 1 0 1 0, 0 1 1*B*0 1 1 0, 1 0 1 *A* 0 0 1 1, 1 1 0 *C* (Y0 Y1 Y1 Y1 Y1 Y0 Y0 împrumuturi) 2) A = 10110,101; B = 11010,011; C = A + B Deoarece A şi B sunt negative, se va determina rezultatul C printr-o adunare. Semnul rezultatului este c4 = a4 = b4 = 1. 0 1 1 0, 1 0 1+ 1 0 1 0, 0 1 1 1 0 0 0 1, 0 0 0 (17 17 17 07 17 17 17 transporturi)

*A*+ *B* *C*

S-a produs o depăşire a formatului. Dacă se acceptă un format cu 5 cifre la partea întreagă a rezultatului, atunci bitul de semn va ocupa rangul 5 în loc de 4 iar C = 110001,000. Operaţia A + B se poate efectua mai avantajos prin intermediul codului complementar faţă de 2 decât în codul binar cu semn codificat. Indiferent de semnele operanzilor A şi B, operaţia se efectuează în codul C2 numai prin adunare nu şi prin scădere; mai mult, biţii de semn sunt trataţi la fel ca ceilalţi adică participă la operaţia de adunare.

32


Teorema 7: Fie A = an an-1...a1a0,a-1a-2...a-m şi B = bn bn-1...b1b0,b-1b-2...b-m două numere binare cu semn codificat. Dacă A + B = C = cn cn-1...c1c0,c-1c-2...c-m, adică nu se depăşeşte formatul, atunci C2(A + B) = C2(A) + C2(B) (1.19) D e m o n s t r a ţ i e: Cazul 1: an = bn = 0 C2(A) = A, C2(B) = B, C2(A + B) = A + B şi se verifică relaţia 1.19. Cazul 2: an = bn = 1 ¯n-1...a ¯1a ¯0,a ¯-1a ¯-2...a ¯-m + 2-m = 11...11,11...1 C2(A) = C2(1an-1...a1a0,a-1a-2...a-m) = 1a an-1...a1a0,a-1a-2...a-m + 2-m = (11...11,11...1 + 2-m) - an-1...a1a0,a-1a-2...a-m = = 2n+1 - *A*; de asemenea, C2(B) = 2n+1 - *B*. C2(A) + C2(B) = 2n+1 - *A* + 2n+1 - *B* = (2n+1 - *A + B*) + 2n+1 = C2(A + B) deoarece termenul subliniat poate fi neglijat, acesta fiind de fapt un transport către rangul n +1, rang care nu face parte din formatul xn xn-1...x1 x0,x-1 x-2...x-m. Cazul 3: an = 0, bn = 1 (cazul an = 1, bn = 0 se rezolvă în mod asemănător) C2(A) = A, C2(B) = 2n+1 - *B*, C2(A) + C2(B) = 2n+1 + A - *B* - dacă A - *B* $ 0 atunci termenul 2n+1 reprezintă un transport la rangul n+1 şi se poate neglija iar C2(A) + C2(B) = A - *B* = C2(A + B); - dacă A - *B* # 0 atunci C2(A) + C2(B) = 2n+1 - *A - *B** = C2(A - *B*) = C2(A + B). Exemple: 1) A = 1011,101; B = 0100,011; *A* < *B* C2(A) = 1100,010 + 0,001 = 1100,011; C2(B) = 0100,011 *B* *A* *A + B*

1 0 0, 0 1 10 1 1, 1 0 1 0 0 0, 1 1 0

C2(B) 0 1 0 0, 0 1 1+ C2(A) 1 1 0 0, 0 1 1 C2(A) + C2(B) 1 0 0 0 0, 1 1 0 (se neglijează acest transport)

A + B = B - *A* = 0000,110; C2(A + B) = 0000,110 = C2(A) + C2(B) În acest exemplu, în codul binar cu semn codificat operaţia A + B se realizează prin scădere. Pentru a stabili cine sunt descăzutul şi scăzătorul precum şi semnul rezultatului C = A + B este necesară compararea modulelor celor doi operanzi. În codul C2 operaţia A + B se realizează prin adunare; operandul negativ trebuie codificat în C2. Rezultatul fiind pozitiv, nu este necesară decodificarea lui.

33


2)

A = 1010,101; B = 1011,110; C2(A) = 1101,011; C2(B) = 1100,010 *A* *B* *A + B*

0 1 0, 1 0 1+ 0 1 1, 1 1 0 1 1 0, 0 1 1

C2(A) 1 1 0 1, 0 1 1+ C2(B) 1 1 0 0, 0 1 0 C2(A) + C2(B) 1 1 0 0 1, 1 0 1 (se neglijează acest transport)

A + B = - *A + B* = 1110,011; C2(A + B) = 1001,101 = C2(A) + C2(B) În acest exemplu, în codul binar cu semn codificat operaţia A + B se realizează prin adunare. Pentru efectuarea acestei operaţii în codul C2 ambii operanzi trebuie codificaţi deoarece sunt negativi; de asemenea, rezultatul obţinut fiind negativ el trebuie decodificat pentru a reconstitui codul binar cu semn codificat. Teorema 7 nu este valabilă în cazul depăşirii formatului. Exemplul următor ilustrează acest lucru: A = 1011,10; B = 1101,11; *A + B* = 1001,01 > 111,11; C2(A) = 1100,10; C2(B) = 1010,01. C2(A) 1 1 0 0, 1 0+ C2(B) 1 0 1 0, 0 1 C2(A) + C2(B) 1 0 1 1 0, 1 1 (se neglijează acest transport)

Rezultatul obţinut nu este corect deoarece este pozitiv, operanzii fiind negativi. Depăşirile de format pot fi detectate în codul C2 fără a compara semnele operanzilor cu cel al rezultatului, dacă se codifică semnul cu 2 biţi: 00 semnul pozitiv şi 11 semnul negativ. Procedând astfel în adunarea de mai sus, se obţine: C2(A) 1 1 1 0 0, 1 0+ C2(B) 1 1 0 1 0, 0 1 C2(A) + C2(B) 1 1 0 1 1 0, 1 1 (se neglijează acest transport)

Combinaţiile 10 şi 01 în locul semnului indică depăşirea formatului. O proprietate importantă a codului C2 este auto-corecţia în cazul depăşirilor care apar la adunarea algebrică a mai multor operanzi; depăşirile care apar eventual la efectuarea sumelor parţiale se pot neglija dacă se cunoaşte dinainte că rezultatul final se încadrează în domeniul acoperit de formatul utilizat. Exemplu: A = 1011, B = 0110, C = 1111, D = 0101, E = 1010 (echivalenţii zecimali ai acestor numere binare cu semn codificat sunt -3, +6, -7, +5 şi respectiv -2). Rezultatul operaţiei A + B + C + D + E este 1001, adică -1 în zecimal, şi se încadrează în formatul de 3 biţi pentru modul. Reprezentările operanzilor în C2

34


sunt C2(A) = 1101, C2(B) = 0110, C2(C) = 1001, C2(D) = 0101 şi C2(E) = 1110. Deoarece adunarea este comutativă, rezultatul nu trebuie să depindă de ordinea operanzilor. Se va efectua operaţia A + B + C + D + E, în codul C2, în trei moduri: (a) C2(A) 1101+ C2(B) 0110 se neglijează acest transportY 1 0011+ C2(C) 1001 1100+ C2(D) 0101 se neglijează acest transportY 1 0001+ C2(E) 1110 1111 = -1 în zecimal În această ordine de efectuare a adunării nu s-a produs nici o depăşire a formatului. (b) C2(A) 1101+ C2(C) 1001 se neglijează acest transportY 1 0110+ depăşire de format

C2(B)

0110 1100+ C2(D) 0101 se neglijează acest transportY 1 0001+ C2(E) 1110 1111 = -1 în zecimal auto-corecţie

(c)

C2(B) 0110+ C2(D) 0101 depăşire de format 1011+ C2(C) 1001 se neglijează acest transportY 1 0100+ auto-corecţie

C2(E) 1110 1 0010+ C2(A) 1101 1111 = -1 în zecimal

se neglijează acest transportY

Auto-corecţiile sunt tot depăşiri de format dar în sens contrar depăşirilor anterioare care au generat erori în rezultatelor parţiale. În cazul (b), prima depăşire de format apare la adunarea operanzilor negativi C2(A) şi C2(C)

35


deoarece rezultatul parţial obţinut este pozitiv; această depăşire a formatului constituie o eroare. A doua depăşire a formatului se produce la adunarea a doi operanzi pozitivi, deci în sens contrar primei depăşiri, şi reprezintă o autocorecţie. Prima depăşire a formatului este întotdeauna o eroare. Este posibil ca depăşiri de format consecutive să constituie numai erori sau numai auto-corecţii; acestea nu alternează în mod obligatoriu. Rezultatul final este corect dacă numărul de erori produse este egal cu numărul de auto-corecţii. În exemplul următor se arată o situaţie de acest fel. Zecimal 4+ 5 9+ 7 16+ 3 19+ 2 21+ 6 278 197 125 7

C2 0100+ 0101 1001+ 0111 1 0000+ 0011 0011+ 0010 0101+ 0110 1011+ 1000 1 0011+ 1001 1100+ 1011 1 0111

(eroare)

(eroare) (auto-corecţie)

(auto-corecţie)

Operaţia A + B se poate efectua şi în codul C1 numai prin adunare, indiferent de semnele operanzilor A şi B; ca şi în cazul codului C2, biţii de semn participă la adunare. Teorema 8: Fie A = an an-1...a1a0,a-1a-2...a-m şi B = bn bn-1...b1b0,b-1b-2...b-m două numere binare cu semn codificat. Dacă A + B = C = cn cn-1...c1c0,c-1c-2...c-m, adică nu se depăşeşte formatul, atunci C1(A + B) = C1(A) + C1(B) + ζ (1.20) D e m o n s t r a ţ i e: (ζ este un termen de corecţie) Cazul 1: an = bn = 0 C1(A) = A, C1(B) = B, C1(A + B) = A + B şi se verifică relaţia 1.20 cu ζ = 0.

36


Cazul 2: an = bn = 1 ¯1a ¯0,a ¯-1a ¯-2...a ¯-m = 11...11,11...1 - an-1...a1a0,a-1a-2...a-m = C1(A) = 1a ¯n-1...a = 2n+1 - 2-m - *A*; de asemenea, C1(B) = 2n+1 - 2-m - *B*. C1(A) + C1(B) = 2n+1- 2-m- *A* + 2n+1- 2-m- *B* = (2n+1- 2-m- *A + B*) + 2n+1- 2-m = C1(A + B) + 2n+1- 2-m; rezultă C1(A + B) = C1(A) + C1(B) - 2n+1 + 2-m. În cazul operanzilor negativi, la adunarea C1(A) + C1(B) se generează întotdeauna un transport din rangul n, adică 2n+1 în zecimal, care se reduce cu termenul -2n+1; dacă se neglijează transportul din rangul semnului şi termenul -2n+1 se poate considera ζ = 2-m în relaţia 1.20. Exemplu: A = 101,011; B = 110,001; C1(A) = 110,100; C1(B) = 101,110 *A* *B* *A + B*

01,011+ 10,001 11,100

C1(A) C1(B) ζ se neglijează acest transportY 1

110,100+ 101,110 000,001 100,011

A + B = 111,100; C1(A + B) = 100,011 = C1(A) + C1(B) + ζ Cazul 3: an = 0, bn = 1 (cazul an = 1, bn = 0 se rezolvă în mod asemănător) C1(A) = A, C1(B) = 2n+1 - 2-m - *B*; C1(A) + C1(B) = A + 2n+1 - 2-m - *B* = 2n+1 - 2-m + A - *B*; - dacă A - *B* $ 0 atunci A - *B* = A + B = C1(A + B) şi la adunarea C1(A) + C1(B) se generează un transport din rangul n, adică 2n+1 în zecimal; rezultă C1(A + B) = C1(A) + C1(B) - 2n+1 + 2-m = C1(A) + C1(B) + 2-m (s-au neglijat transportul din rangul semn şi termenul -2n+1), adică ζ = 2-m în relaţia 1.20. - dacă A - *B* # 0 atunci A - *B* = - *A + B* şi C1(A + B) = C1(A) + C1(B), adică ζ = 0 în relaţia 1.20. Exemple: 1) A = 0100,01; B = 1010,11; A - *B* $ 0; C1(B) = 1101,00 *A* *B* *A + B*

100,01010,11 001,10

C1(A) C1(B) ζ se neglijează acest transportY 1

0100,01+ 1101,00 0000,01 0001,10

A + B = 0001,10; C1(A + B) = 0001,10 = C1(A) + C1(B) + ζ.

37


2)

A = 001,11; B = 110,10; A - *B* # 0; C1(B) = 101,01 *B* *A* *A + B*

10,1001,11 00,11

C1(A) C1(B) C1(A) + C1(B)

001,11+ 101,01 111,00

A + B = 100,11; C1(A + B) = 111,00 = C1(A) + C1(B). Din analizele de mai sus rezultă că dacă la adunarea C1(A) + C1(B) se generează transport din rangul semnului atunci termenul de corecţie ζ = 2-m; altfel ζ = 0. 1.5.4 Coduri binare zecimale (coduri BCD - Binary Coded Decimal) Aceste coduri sunt forme de reprezentare a cifrelor zecimale 0, 1, 2, ..., 9 într-un format de cel puţin 4 biţi. Fie X o cifră zecimală şi x3x2x1x0 un format de 4 biţi. Dacă fiecărui bit xj 0 {0, 1}, j 0 {0, 1, 2, 3}, i se asociază o pondere zecimală pj, pozitivă sau negativă, astfel încât (1.21) X = x3p3 + x2p2 + x1p1 + x0p0 atunci se obţin coduri BCD ponderate. Ponderile 8421 definesc codul BCD natural. Alte ponderi utilizate sunt: 2421, 4221, 7421, 84-2-1. Cifrele zecimale au reprezentare unică în codul BCD natural şi în codul 84-2-1. În cazul celorlalte seturi de ponderi apar ambiguităţi în reprezentarea unor cifre; de exemplu 1000 şi 0110 reprezintă cifra 4 în codul 4221. În tabela următoare sunt prezentate codurile BCD natural, 2421, 4221, 7421 şi 84-2-1. Ambiguităţile au fost “rezolvate” astfel încât să se obţină anumite proprietăţi; de exemplu, în cazul codurilor 2421 şi 4221, pentru oricare două cifre zecimale X şi Y, dacă X + Y = 9 atunci prin adunarea codurilor corespunzătoare acestor două cifre se obţine codul cifrei 9. cifra zecimală 0 1 2 3 4 5 6 7 8 9

8421 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001

2421 0000 0001 0010 0011 0100 1011 1100 1101 1110 1111

4221 0000 0001 0010 0011 0110 1001 1100 1101 1110 1111

7421 0000 0001 0010 0011 0100 0101 0110 0111 1001 1010

84-2-1 0000 0111 0110 0101 0100 1011 1010 1001 1000 1111

38


Codurile BCD neponderate nu au la bază relaţia 1.21. În tabela următoare sunt date ca exemple codurile “exces 3", “2 din 5" şi 8421 cu paritate 1 (sau 8421 impar). Ultimele două fac parte din categoria codurilor detectoare de erori. Codul exces 3 se obţine din codul 8421 la care se adaugă cifra 3, adică 0011. De asemenea, codul 8421 cu paritate 1 se obţine tot din codul 8421 la care se adaugă un bit astfel încât în reprezentarea fiecărei cifre zecimale să existe un număr impar de biţi cu valoare 1; în tabelă bitul suplimentar are rangul cel mai mare. Codul 2 din 5 constituie o reprezentare a cifrelor zecimale într-un format de 5 biţi din care 2 şi numai 2 au valoarea 1. cifra zecimală 0 1 2 3 4 5 6 7 8 9

exces 3 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100

2 din 5 00011 00101 00110 01001 01010 01100 10001 10010 10100 11000

8421 impar 10000 00001 00010 10011 00100 10101 10110 00111 01000 11001

Numerele zecimale formate din mai multe cifre pot fi reprezentate într-un cod BCD, ponderat sau neponderat, prin înlocuirea fiecărei cifre cu codul corespunzător. Exemple: 375(10) = 0011 0111 0101(8421) 375(10) = 0011 1101 1011(2421) 375(10) = 0110 1010 1000(exces 3) În mod asemănător definirii codurilor binare complementare faţă de 1 şi faţă de 2 se pot defini coduri BCD complementare faţă de 9 şi faţă de 10. Aceste două coduri, notate C9 şi respectiv C10, vor fi definite în continuare pentru numere negative cu ajutorul codului BCD natural. Fie D(10) = ± dn-1 dn-2 ...d1 d0,d-1 d-2 ...d-m un număr zecimal cu semn; cifrele numărului D, numite şi digiţi, pot fi scrise fiecare în codul 8421. Semnul poate fi codificat cu un digit, utilizând convenţia 0 : +, 9 : -: D(10) = sn dn-1 dn-2 ...d1 d0,d-1 d-2 ...d-m Reprezentările în C9 şi în C10 ale unui număr zecimal negativ sunt definite cu

39


relaţiile: ¯n-1d ¯n-2...d ¯1d ¯0,d ¯-1d ¯-2...d ¯-m C9(-dn-1 dn-2 ...d1 d0,d-1 d-2 ...d-m) = 9d

(1.22)

¯n-1d ¯n-2...d ¯1d ¯0,d ¯-1d ¯-2...d ¯-m + 10-m C10(-dn-1 dn-2 ...d1 d0,d-1 d-2 ...d-m) = 9d

(1.23)

în care d ¯j = 9 - dj este complementul faţă de 9 a digitului dj. Exemple: C9(-172,58) = 9 827,41 = 1001 1000 0010 0111, 0100 0001 C10(-172,58) = 9 827,42 = 1001 1000 0010 0111, 0100 0010 Adunarea (scăderea) a două cifre zecimale codificate 8421 are ca rezultat tot un cod 8421 numai dacă la adunarea (scăderea) lor în zecimal nu se depăşeşte formatul de o cifră. Exemplele următoare ilustrează acest lucru: 1) operaţii fără depăşire a formatului 5+ 3 8

71 6

0101+ 0011 1000

01110001 0110

2) operaţii cu depăşire a formatului 0100+ 0111 1011+ 0110(termen de corecţie) 0001 0001

4+ 7 1 1

0100+ 0111 1011(nu este cod BCD natural)

35 1 8

00110101 1 1110(nu este cod BCD natural)

împrumut (= depăşire format)

9+ 8 1 7

00110101 1 11100110(termen de corecţie) 0001 1000

1001+ 1000 1 0001(este cod BCD natural)

transport (= depăşire format)

1001+ 1000 1 0001+ 0110(termen de corecţie) 0001 0111

Depăşirea formatului la adunarea (scăderea) a două cifre zecimale este echivalentă cu depăşirea formatului de 4 biţi sau cu obţinerea unui rezultat în afara codului la adunarea (scăderea) codurilor corespunzătoare celor două cifre zecimale. Corecţia se poate face atât la adunarea cât şi la scăderea codurilor

40


printr-o operaţie suplimentară, de adunare şi respectiv de scădere, utilizând acelaşi termen de corecţie 0110 (6 în zecimal) = 1111 - 1001. Proprietăţile codurilor C9, C10 sunt asemănătoare cu cele ale codurilor C1 şi respectiv C2. Fie A = an an-1...a1a0,a-1a-2...a-m, B = bn bn-1...b1b0,b-1b-2...b-m două numere zecimale cu semn şi operaţia A + B = C = cn cn-1...c1c0,c-1c-2...c-m, care se efectuează fără depăşirea formatului. Operaţia A + B se realizează fie prin adunare fie prin scădere; în cazul scăderii trebuie făcută comparaţia dintre modulelor operanzilor. Prin intermediul codurilor C9 şi C10 operaţia A + B se poate efectua numai prin adunare, indiferent de semnele operanzilor; digiţii de semn participă la adunare. Teorema 9:

C10(A + B) = C10(A) + C10(B)

(1.24)

D e m o n s t r a ţ i e: Cazul 1: an = bn = 0 C10(A) = A, C10(B) = B, C10(A + B) = A + B şi se verifică relaţia 1.24. Cazul 2: an = bn = 9 ¯1a ¯0,a ¯-1a ¯-2...a ¯-m + 10-m = 99...99,99...9 - *A* + 10-m = 10n+1 - *A* C10(A) = 9a ¯n-1...a C10(B) = 10n+1 - *B*; C10(A) + C10(B) = (10n+1 - *A* - *B*) + 10n+1 = (10n+1 - *A + B*) + 10n+1 = = C10(A + B) + 10n+1 Termenul subliniat poate fi neglijat deoarece reprezintă un transport din rangul semnului către rangul n + 1, rang care nu face parte din formatul de (n + 1 + m) cifre. Cazul 3: an = 0, bn = 9 (cazul an = 9, bn = 0 se rezolvă în mod asemănător) C10(A) = A, C10(B) = 10n+1 - *B*; Dacă *A* $ *B* atunci C10(A) + C10(B) = 10n+1 + (A + B) = C10(A + B); termenul subliniat este un transport către rangul n + 1 şi poate fi neglijat. Dacă *A* # *B* atunci C10(A) + C10(B) = 10n+1 - *A + B* = C10(A + B). Exemple: 1) A = 0237,56; B = 9198,14; *A* *B* *A* - *B*

237,57198,14 039,43

C10(A) 0237,57+ C10(B) 9801,86 C10(A) + C10(B) 1 0039,43 se neglijează acest transport

A + B = 0039,43; C10(A + B) = 0039,43 = C10(A) + C10(B)

41


2)

A = 0418,29; B = 9756,32; *B* *A* *B* - *A*

756,32418,29 338,03

C10(A) C10(B) C10(A) + C10(B)

0418,29+ 9243,68 9661,97

A + B = 9338,03; C10(A + B) = 9661,97 = C10(A) + C10(B) Dacă în acest exemplu se înlocuiesc cifrele zecimale cu coduri 8421, atunci operaţiile se efectuează astfel: *B* *A* *B* - *A* C10(A) C10(B) C10(A) + C10(B)

0111 0100 0011 0000 0011 0000 1001 1001 0000 1001

0101 0001 0011 0000 0011 0100 0010 0110 0000 0110

0110, 1000, 1110, 0110, 1000, 0001 0100 0101 0000 0110

0011 0010 0000 0000 0000

1000, 0011, 1011, 0110, 0001,

00101001 10010110 (corecţie) 0011 0010 0110 1001 0000 1001

1001+ 1000 0001+ 0110 (corecţie) 0111

Observaţie: În orice bază de numeraţie se pot defini coduri complementare prin intermediul cărora operaţia A + B să se poată efectua numai prin adunare, indiferent de semnele operanzilor, iar codurile semnelor să participe la adunare. 1.5.5 Codul binar reflectat (codul Gray) Acest cod binar, cu formatul n (biţi), se obţine prin “reflectarea” într-o oglindă imaginară a codului cu formatul n - 1 după schema din figura următoare: C O D

adăugare biţi

n-1 n-1 D O C

0 C 0 O D 0 n-1 1 n-1

oglindă

D 1 O 1 C Figura 1.14

C O D

n

42


Codurile binare reflectate de 2, 3 şi 4 biţi, construite după schema din fig.1.14, sunt reprezentate în fig.1.15. 0000 0001 0011 0010 0110 000 0111 001 0101 00 011 0100 01 010 1100 11 110 1101 oglindă 10 111 1111 101 1110 100 1010 1011 1001 1000 Fig.1.15 Coduri binare reflectate În codul binar reflectat oricare două cuvinte consecutive se deosebesc între ele prin valoarea unui singur bit. Această proprietate o au şi cuvintele de cod care sunt simetrice în raport cu oricare dintre oglinzile codului. În fig.1.16 sunt marcate (bold) cuvintele care se deosebesc de cuvântul 0001 prin valoarea unui singur bit. 0000 0001 0011 0010 0110 0111 0101 0100 1100 1101 1111 1110 1010 1011 1001 1000

oglinda 1

oglinda 2

Figura 1.16

43


Cu ajutorul codului binar reflectat de 4 biţi sunt definite codurile BCD neponderate, Gray zecimal şi Gray închis, reprezentate în tabela de mai jos: cifra zecimală 0 1 2 3 4 5 6 7 8 9

Gray zecimal 0000 0001 0011 0010 0110 0111 0101 0100 1100 1101

Gray închis 0010 0110 0111 0101 0100 1100 1101 1111 1110 1010

1.6 Probleme rezolvate 1. Fie funcţia logică f(a, b, c, d) = (a¯ + bc¯)(b + c¯d) + ad¯ + ¯bcd şi duala acesteia g(a, b, c, d). a) Fără a determina o expresie logică pentru funcţia g, să se determine g(0,1,0,1); b) Să se determine, utilizând principiul dualităţii, o expresie logică pentru funcţia g şi să se verifice cu ajutorul acesteia rezultatul de la punctul (a). R e z o l v a r e: a) f(1,0,1,0) = 0·0 + 1 + 0 = 1; g(0,1,0,1) = ¯f (1,0,1,0) = 0. b) g(a, b, c, d) = [a¯(b + ¯c ) + b(c¯ + d)](a + ¯d)(b¯ + c + d); g(0,1,0,1) = [1·1 + 1·1]·0·1 = 0.

2. Să se demonstreze identitatea wx + xy + x¯ ¯z + wy¯z = xy + x¯ ¯z + wy¯. R e z o l v a r e: În paragraful 1.4.1 s-a demonstrat echivalenţa a două expresii logice prin două metode: a) utilizarea axiomelor şi regulilor de calcul ale algebrei logice şi b) calcularea valorilor logice ale expresiilor pentru toate combinaţiile de valori atribuite variabilelor. Se va demonstra echivalenţa expresiilor logice din enunţul problemei printr-o metodă mixtă, în care sunt combinate metodele menţionate şi care implică un efort de calcul mai mic.

44


Fie A(x, y, z, w) = wx + xy + x¯ ¯z + wy¯z şi B(x, y, z, w) = xy + x¯ ¯z + wy¯ expresiile logice a căror echivalenţă trebuie demonstrată. Dacă w = 0, se obţine A(x, y, z, 0) = B(x, y, z, 0) = xy + ¯x ¯z . Dacă w = 1, utilizând regulile de absorbţie(T3) şi de simplificare(T4), se obţine A(x, y, z,1) = (x + xy) + ¯x ¯z + ¯y z = (x + ¯x ¯z ) + ¯y z = x + (z¯ + ¯y z) = x + ¯z + ¯y , B(x, y, z,1) = xy + ¯x ¯z + ¯y = (y¯ + xy) + x¯ ¯z = ¯y + (x + x¯ ¯z ) = ¯y + x + ¯z , A(x, y, z,1) = B(x, y, z,1) = x + ¯y + ¯z , şi rezultă A(x, y, z,w) = B(x, y, z,w).

3. Ce relaţie există între funcţiile logice P(a, b, c) şi Q(a, b, c) definite prin tabelele de adevăr următoare? abc P 000 1 001 0 010 0 011 1 100 1 101 0 110 1 111 0

abc 000 001 010 011 100 101 110 111

Q 1 0 1 0 0 1 1 0

R e z o l v a r e: Comparând valorile funcţiilor, corespunzătoare aceleiaşi combinaţii de valori logice atribuite variabilelor a, b, c, traversând de exemplu ambele tabele de sus în jos, nu se poate stabili dacă între P şi Q există o anumită relaţie. Reluând comparaţia după reordonarea tabelei de adevăr a funcţiei Q prezentată mai jos, se poate observa că P ¯ (a, b, c) = Q(a ¯, b¯, c¯), adică aceste funcţii sunt duale. abc P 000 1 001 0 010 0 011 1 100 1 101 0 110 1 111 0

abc 111 110 101 100 011 010 001 000

Q 0 1 1 0 0 1 0 1


45

La aceeaşi concluzie se ajunge şi dacă se compară formele canonice ale celor două funcţii, determinate pe baza tabelelor de adevăr: ¯ c¯ + ¯abc + ab ¯ c¯ + abc¯; P(a, b, c) = ¯a b Q(a, b, c) = (a ¯ + ¯b + ¯c )(a¯ + b + c)(a + ¯b + ¯c )(a + b + ¯c ).

4. Să se scrie două expresii logice echivalente pentru funcţia h(a, b, c, d) = a¯b(bd + cd¯) + d(a + b)(a ¯ + ¯b) în care să fie utilizate numai operaţiile {+, ¯} şi respectiv {·, ¯}. R e z o l v a r e: Expresia logică ce defineşte funcţia h poate fi mai întâi simplificată, utilizând regulile de calcul ale algebrei logice: h(a, b, c, d) = ¯abd + ¯abcd ¯ + dab ¯ + dba ¯ = (a ¯bd + dba ¯) + ¯abcd ¯ + dab ¯= =a ¯bd + a¯bcd ¯ + dab¯ = a ¯b(d + cd¯) + dab ¯ = ¯ab(d + c) + dab ¯ = ¯abd + ¯abc + ab ¯d Cu ajutorul relaţiilor lui De Morgan, această expresie poate fi pusă în formele: h(a , b, c, d) = a + b + d + a + b + c + a + b + d = abd ⋅ abc ⋅ ab d

5. Să se determine formele canonice ale funcţiei F(a, b, c) = ab¯ + bc¯ +a¯c. R e z o l v a r e: Cunoscând o reprezentare analitică, cu ajutorul ei se pot determina valorile funcţiei, adică tabela de adevăr: abc F 000 0 001 1 010 1 011 1 100 1 101 1 110 1 111 0 Formele canonice ale funcţiei sunt: ¯c + ¯abc¯ + ¯abc + ab ¯ c¯ + ab ¯c + abc¯; F(a, b, c) = ¯a b F(a, b, c) = (a + b + c)(a ¯ + ¯b + ¯c ). Un alt mod de determinare a formelor canonice constă în “prelucrarea” expresiei logice de definiţie a funcţiei după cum urmează:

46


F(a, b, c) = ab ¯ + bc¯ +a ¯c = ab ¯(c + c¯) + (a + ¯a)bc¯ + ¯a(b + ¯b)c = = ab ¯c + ab ¯ c¯ + abc¯ + ¯abc¯ + ¯abc + ¯a b ¯c. Cunoaşterea uneia dintre formele canonice este suficientă pentru determinarea celeilalte. Astfel, prin complementarea mintermenilor care lipsesc în forma canonică cu mintermeni se obţin maxtermenii formei canonice cu maxtermeni:

F(a , b, c) = abc ⋅ ab c = (a + b + c)(a + b + c).

6. Să se demonstreze următoarea proprietate a operaţiei XOR: x1 ⊕ x 2 ⊕ x 3⊕...⊕ xn = x 1 ⊕ x 2 ⊕ x 3...⊕ xn = x1 ⊕ x 2 ⊕ x 3⊕...⊕ xn = = x1 ⊕ x 2 ⊕ x 3⊕...⊕ xn =... = x1 ⊕ x 2 ⊕ x 3⊕...⊕ x n. R e z o l v a r e: Proprietăţile operaţiei XOR sunt formulate în relaţiile 1.13. Operaţia este comutativă şi asociativă. Proprietatea din enunţul acestei probleme este o generalizare a ultimei relaţii din sistemul 1.13, a ⊕ b = a ⊕ b = a ⊕ b . Utilizând relaţiile de definiţie 1.11 şi 1.12 rezultă următoarele:

a ⊕ b = (a)b + ab = ab + ab = a ⊕ b a ⊕ b = a(b ) + ab = ab + ab = a ⊕ b Dacă se notează xj = a şi x1⊕...⊕ x ( j − 1) ⊕ x ( j + 1)⊕...⊕ xn = b , j = 1, 2, ..., n, se obţin, una câte una, toate egalităţile enumerate în enunţul problemei.

7. Utilizând proprietatea f(a, b, c) = ¯a·g(b, c) + a·h(b, c), unde g şi h sunt expresii logice care depind de variabilele b şi c, să se simplifice expresia f(a , b, c) = a ⊕ (b + c) + b ⊕ (a + c) + c ⊕ (a + b).

R e z o l v a r e:

g(b, c) = f( 0, b, c) = b + c + b ⊕ c + c ⊕ b = b + c + b ⊕ c = b + c + b c + bc = = (b + bc) + (c + b c) = b + c h(b, c) = f( 1, b, c) = b + c + b + c = (b c + b ) + c = b + c f(a, b, c) = a(b + c) + a(b + c) = (ab + ab ) + (ac + ac) = a ⊕ b + a ⊕ c Simplificarea expresiei se poate face în mod asemănător utilizând expandările f(a, b, c) =b ¯·j(a, c) + b·k(a, c) sau f(a, b, c) = ¯c ·p(a, b) + c·q(a, b).

47


8. Să se comprime următoarea tabelă de adevăr, ce defineşte complet o funcţie logică g(a, b, c, d), prin: a) comprimarea liniilor; b) atribuirea de valori în mod explicit doar variabilelor a şi b; c) combinarea metodelor a) şi b). Nr. linie 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

a b c 0 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 1 0 0 1 1 0 1 1 1 0 0 1 0 0 1 0 1 1 0 1 1 1 0 1 1 0 1 1 1 1 1 1

d 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

g 0 1 1 0 0 1 1 0 1 1 0 1 0 0 0 0

R e z o l v a r e: a) Două linii din tabela de adevăr pot fi comprimate într-una singură dacă specifică aceeaşi valoare pentru funcţia g şi se deosebesc doar prin valoarea atribuită unei singure variabilele. Aceste două linii pot fi înlocuite cu una singură, în care se păstrează valorile comune şi se înlocuieşte cu t valoarea diferită. Procedând în acest mod, se obţine tabela: Linii comprimate 0 şi 4 1 şi 5 2 şi 6 3 şi 7 8 şi 9 10 11 12 şi 13 14 şi 15

a b 0 t 0 t 0 t 0 t 1 0 1 0 1 0 1 1 1 1

c 0 0 1 1 0 1 1 0 1

d 0 1 0 1 t 0 1 t t

g 0 1 1 0 1 0 1 0 0

48


În tabela anterioară mai pot fi comprimate ultimele două linii şi se obţine: Linii comprimate 0 şi 4 1 şi 5 2 şi 6 3 şi 7 8 şi 9 10 11 12, 13, 14, 15

a b 0 t 0 t 0 t 0 t 1 0 1 0 1 0 1 1

c 0 0 1 1 0 1 1 t

d 0 1 0 1 t 0 1 t

g 0 1 1 0 1 0 1 0

b) Dacă se atribuie valori în mod explicit doar variabilelor a şi b atunci valorile funcţiei g sunt expresii logice care depind de variabilele c şi d; aceste expresii se deduc prin compararea coloanelor c, d, g din tabela de adevăr a funcţiei g şi identificarea a patru funcţii de două variabile. Se obţine tabela: a 0 0 1 1

b 0 1 0 1

g crd crd c¯ + d 0

c) În tabela determinată la punctul b) pot fi comprimate primele două linii. Efectuând această operaţie, se obţine tabela: a 0 1 1

b g t crd 0 c¯ + d 0 1

Observaţie: Cunoscând tabela de adevăr a funcţiei g se poate scrie direct oricare dintre cele două forme canonice, de exemplu forma canonică cu mintermeni: ¯ c¯ d + ¯a b ¯cd ¯ + ¯a b c¯ d + ¯a b c d ¯ + ab ¯ c¯ d ¯ + ab ¯ c¯ d + a b ¯cd g(a, b, c, d) = ¯a b O expresie logică mai simplă, necanonică, poate fi scrisă pentru funcţia g pe baza tabelelor obţinute la punctele b) sau c), utilizând formula de expandare ¯·J(c, d) + ¯a b·K(c, d) + a b ¯ ·L(c, d) + a b·M(c, d) g(a, b, c, d) = a¯ b

49


în care J, K, L şi M sunt expresii logice care depind de variabilele c şi d. Aceste expresii sunt tocmai valorile funcţiei g din tabelele comprimate de la punctele b) sau c) şi anume J(c, d) = K(c, d) = c r d, L(c, d) = ¯c + d, M(c, d) = 0; înlocuindu-le în formula de expandare a funcţiei g, rezultă expresia: g(a, b, c, d) = a ¯(c r d) + ab ¯(c¯ + d).

9. Tabela următoare defineşte incomplet o funcţie logică H(a, b, c, d). Să se comprime tabela atribuind valori în mod explicit doar variabilelor b şi d. Utilizând tabela comprimată să se determine o expresie analitică, necanonică, pentru funcţia H. abcd 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111

H 1 0 t 0 1 t 0 0 1 1 0 t 0 1 1 t

R e z o l v a r e: Din tabela funcţiei H se pot “extrage” următoarele tabele, cu dimensiuni de 4 ori mai mici: b = 0, d = 0 b = 0, d = 1 b = 1, d = 0 b = 1, d = 1 a 0 0 1 1

c 0 1 0 1

J 1 t 1 0

a 0 0 1 1

c 0 1 0 1

K 0 0 1 t

a 0 0 1 1

c 0 1 0 1

L 1 0 0 1

a 0 0 1 1

c 0 1 0 1

M t 0 1 t

Valorile indiferente din aceste tabele pot fi considerate, în mod independent, 0

50


sau 1 logic. Comparând aceste tabele cu cele prezentate în paragraful 1.4.2 pentru funcţiile logice de două variabile, rezultă expresiile: J(a, c) = ¯a + ¯c sau J(a, c) = ¯c K(a, c) = ac¯ sau K(a, c) = a L(a, c) = a ⊕ c M(a, c) = ac¯ sau M(a, c) = a + ¯c sau M(a, c) = a sau M(a, c) = ¯c . Tabela funcţiei H poate fi comprimată, atribuind valori în mod explicit doar variabilelor b şi d, în 16 moduri. Aceste tabele comprimate au forma: b 0 0 1 1

d 0 1 0 1

H J K L M

O expresie analitică pentru funcţia H se poate obţine din formula de expandare: H(a, b, c, d) = ¯b d ¯·J(a, c) + ¯b d·K(a, c) + b d ¯·L(a, c) + b d·M(a, c). Dacă se aleg J(a, c) = ¯c , K(a, c) = a şi M(a, c) = a, atunci H(a, b, c, d) = ¯b d ¯ c¯ + ¯b d a + b d ¯ a ⊕c + bda = b ¯d ¯ c¯ + (b ¯ d a + b d a) + + bd ¯ a⊕c H(a, b, c, d) = ¯b d ¯ c¯ + d a + b d ¯ a⊕c.

10. Să se construiască diagrame de decizie binară pentru funcţia logică f(a,b,c) reprezentată prin tabela de adevăr de mai jos, luând în considerare două ordonări ale variabilelor: a) a, c, b; b) c, b, a. a 0 0 0 0 1 1 1 1

b 0 0 1 1 0 0 1 1

c f 0 1 1 0 0 0 1 0 0 1 1 1 0 0 1 1


R e z o l v a r e: a)

Această diagramă poate fi comprimată succesiv, astfel:

51

52


b)

Această diagramă poate fi comprimată succesiv, astfel:

Observaţie: Cu ordonarea c, b, a s-a obţinut cea mai compactă diagramă de decizie binară. Aceasta poate fi traversată în numai două moduri: c = 0 ! f = ¯b ¯ + ca. şi c = 1 ! f = a. Funcţia poate fi reprezentată analitic sub forma f =c¯ b


53

11. Să se reprezinte prin diagrame de decizie binară funcţia logică g(a, b, c, d) = a¯bd + ¯bcd ¯ + ac¯ d ¯ + ab ¯c. R e z o l v a r e: Se vor lua decizii asupra variabilelor în ordinea a, b, c, d. Considerând numai variabila a rezultă: ¯ + ¯bc = ¯c d ¯ + ¯bc a = 0 ! g = bd + ¯bcd ¯ şi a = 1 ! g = ¯bcd ¯ + ¯c d

Luând în considerare variabilele a şi b se obţine: a = 0, b = 0 ! g = cd ¯; a = 0, b = 1 ! g = d; a = 1, b = 0 ! g = c + ¯d; a = 1, b = 1 ! g = ¯c d ¯

Luând în considerare variabilele a, b şi c se obţine diagrama:

54


12. Să se determine o expresie logică pentru funcţia W(a, b, c, d, e, f, g) care este reprezentată prin diagrama de decizie binară următoare:

R e z o l v a r e: Diagrama de mai sus poate fi traversată în următoarele 6 moduri: 1) a = 0, d = 0 ! W = b; 2) a = 0, d = 1, c = 0 ! W = b ⊕ e; 3) a = 0, d = 1, c = 1 ! W = b ⊕ f ⊕ g; 4) a = 1, c = 0, d = 0 ! W = 1; 5) a = 1, c = 0, d = 1 ! W = e; 6) a = 1, c = 1 ! W = f ⊕ g. Cu ajutorul acestor informaţii, funcţia W poate fi reprezentată prin tabela: a c d 0t 0 0 0 1 1 0 1 0 1 1

0 1 1 0 1 t

W b b⊕e b⊕ f ⊕ g

1 e f ⊕g

55


Formula de expandare a funcţiei W în raport cu variabilele a, c, d este: W(a, b, c, d, e, f, g) = ¯a c¯ d ¯·V0(b,e,f,g) + a¯ c¯ d·V1(b,e,f,g) + a¯ c d ¯·V2(b,e,f,g) + + a¯ c d·V3(b,e,f,g) + a c¯ d ¯·V4(b,e,f,g) + a c¯ d·V5(b,e,f,g) + + acd ¯·V6(b,e,f,g) + a c d·V7(b,e,f,g), în care V0 = W(0, b, 0, 0, e, f, g),

V1 = W(0, b, 0, 1, e, f, g),

V2 = W(0, b, 1, 0, e, f, g),

V3 = W(0, b, 1, 1, e, f, g),

V4 = W(1, b, 0, 0, e, f, g),

V5 = W(1, b, 0, 1, e, f, g),

V6 = W(1, b, 1, 0, e, f, g),

V7 = W(1, b, 1, 1, e, f, g).

Expresiile V0 ÷ V7 au fost determinate prin traversările diagramei de decizie binară; înlocuindu-le în formula de expandare a funcţiei W se obţine: ¯ b + ¯a c¯ d·(b ¯r e) + ¯a c d·(b¯r fr g) + a c¯ d ¯ + a c¯ d e + a c (fr g). W = ¯a d

13. Să se facă conversia numărului 682,107 din baza 10 în bazele 2 şi 7. R e z o l v a r e: a) 682,107(10) = ?(2) = an-12n-1 + an-22n-2 + ... + a121 + a0 + a-12-1 + ... + a-m2-m. O metodă de conversie a fost prezentată în paragraful 1.5.1 şi constă în determinarea cifrelor aj 0 {0, 1}, j = -m ÷ (n-1), începând de la cifra cea mai semnificativă an-1 şi continuând până la cifra cea mai puţin semnificativă a-m. Cifra an-1 = 1 reprezintă cea mai mare putere a lui 2 care se cuprinde în 682,107: 29 = 512, a9 = 1. Următoarea cifră aj nenulă reprezintă cea mai mare putere a lui 2 care se cuprinde în 682,107 - 512 = 170,107: 27 = 128, a7 = 1. Continuând în aceeaşi manieră, se obţin cifrele: 170,107 - 128 = 42,107; a5 = 1; 42,107 - 32 = 10,107; a3 = 1; 10,107 - 8 = 2,107; a1 = 1; 2,107 - 2 = 0,107; a-4 = 1; 0,107 - 0,0625 = 0,0445; a-5 = 1; 0,0445 - 0,03125 = 0,01325; a-7 = 1; 0,01325 - 0,0078125 = 0,0054375; a-8 = 1; 0,0054375 - 0,00390625 = 0,00153125; etc. 682,107(10) = 1010101010,00011011...(2)

56


O altă metodă de conversie are la bază un algoritm de împărţire-înmulţire. Părţile întregi şi fracţionare ale reprezentărilor numărului în bazele de numeraţie 10 şi 2 pot fi separate astfel: 682(10) = an-12n-1 + an-22n-2 + ... + a121 + a0; 0,107(10) = a-12-1 + a-22-2 + ... + a-m2-m. Cifrele părţii întregi, an-1, an-2, ..., a1 şi a0, se calculează prin împărţiri succesive, după cum urmează: 682(10) = 2·341 + 0 = 2·(an-12n-2 + an-22n-3 + ... + a221 + a1) + a0 ! a0 = 0; 341(10) = 2·170 + 1 = 2·(an-12n-3 + an-22n-4 + ... + a321 + a2) + a1 ! a1 = 1; 170(10) = 2·85 + 0 = 2·(an-12n-4 + an-22n-5 + ... + a421 + a3) + a2 ! a2 = 0; 85(10) = 2·42 + 1 = 2·(an-12n-5 + an-22n-6 + ... + a521 + a4) + a3 ! a3 = 1; 42(10) = 2·21 + 0 = 2·(an-12n-6 + an-22n-7 + ... + a621 + a5) + a4 ! a4 = 0; 21(10) = 2·10 + 1 = 2·(an-12n-7 + an-22n-8 + ... + a721 + a6) + a5 ! a5 = 1; 10(10) = 2·5 + 0 = 2·(an-12n-8 + an-22n-9 + ... + a821 + a7) + a6 ! a6 = 0; 5(10) = 2·2 + 1 = 2·(an-12n-9 + an-22n-10 + ... + a921 + a8) + a7 ! a7 = 1; 2(10) = 2·1 + 0 = 2·(an-12n-10 + an-22n-11 + ... + a1021 + a9) + a8 ! a8 = 0 şi a9 = 1. Cifrele părţii fracţionare, a-1, a-2, ..., a-m, se calculează prin înmulţiri succesive, după cum urmează: 0,107·2 = 0,214 = a-1 + a-22-1 + a-32-2 + ... + a-m2-m+1 ! a-1 = 0; 0,214·2 = 0,428 = a-2 + a-32-1 + a-42-2 + ... + a-m2-m+2 ! a-2 = 0; 0,428·2 = 0,856 = a-3 + a-42-1 + a-52-2 + ... + a-m2-m+3 ! a-3 = 0; 0,856·2 = 1 + 0,712 = a-4 + a-52-1 + a-62-2 + ... + a-m2-m+4 ! a-4 = 1; 0,712·2 = 1 + 0,424 = a-5 + a-62-1 + a-72-2 + ... + a-m2-m+5 ! a-5 = 1; 0,424·2 = 0,848 = a-6 + a-72-1 + a-82-2 + ... + a-m2-m+6 ! a-6 = 0; 0,848·2 = 1 + 0,696 = a-7 + a-82-1 + a-92-2 + ... + a-m2-m+7 ! a-7 = 1; 0,696·2 = 1 + 0,392 = a-8 + a-92-1 + a-102-2 + ... + a-m2-m+8 ! a-8 = 1; etc. n-1 n-2 1 -1 -m b) 682,107(10) = ?(7) = an-17 + an-27 + ... + a17 + a0 + a-17 + ... + a-m7 , aj 0 {0, 1, 2, 3, 4, 5, 6}, j = -m ÷ (n-1). Aplicând metoda prezentată în paragraful 1.5.1, se obţin cifrele: 74 = 2401 > 682,107; 73 = 343 < 682,107; 2·343 = 686 > 682,107 ! a3 = 1; 682,107 - 343 = 339,107; 6·72 = 294 < 339,107 ! a2 = 6; 339,107 - 294 = 45,107; 6·71 = 42 < 45,107 ! a1 = 6;


57

45,107 - 42 = 3,107; 3·70 = 3 < 3,107 ! a0 = 3; 3,107 - 3 = 0,107; 7-1 = 0,142... > 0,107; 5·7-2 = 0,102... < 0,107 ! a-2 = 5; 0,107 - 0,102... = 0,004959...; 1·7-3 = 0,002915... < 0,004959... ! a-3 = 1; etc. 682,107(10) = 1663,051...(7) Conversia cu ajutorul algoritmului de împărţire-înmulţire se derulează astfel: 682(10) = an-17n-1 + an-27n-2 + ... + a171 + a0; 0,107(10) = a-17-1 + a-27-2 + ... + a-m7-m; 682(10) = 7·97 + 3 = 7·(an-17n-2 + an-27n-3 + ... + a271 + a1) + a0 ! a0 = 3; 97(10) = 7·13 + 6 = 7·(an-17n-3 + an-27n-4 + ... + a371 + a2) + a1 ! a1 = 6; 13(10) = 7·1 + 6 = 7·(an-17n-4 + an-27n-5 + ... + a471 + a3) + a2 ! a2 = 6 şi a3 = 1. 0,107·7 = 0,749 = a-1 + a-27-1 + a-37-2 + ... + a-m7-m+1 ! a-1 = 0; 0,749·7 = 5 + 0,243 = a-2 + a-37-1 + a-47-2 + ... + a-m7-m+2 ! a-2 = 5; 0,243·7 = 1 + 0,701 = a-3 + a-47-1 + a-57-2 + ... + a-m7-m+3 ! a-3 = 1; etc.

14. Să se reprezinte numărul 540,32(6) în baza 4. R e z o l v a r e: Conversia se va face prin intermediul bazei 10. 540,32(6) = ?(10) = 5·62 + 4·6 + 0 + 3·6-1 + 2·6-2 = 204,(5)(10); 204,(5)(10) = ?(4) = an-14n-1 + an-24n-2 + ... + a141 + a0 + a-14-1 + ... + a-m4-m, aj 0 {0, 1, 2, 3}, j = -m ÷ (n-1); n-1 n-2 1 204(10) = an-14 + an-24 + ... + a14 + a0; 0,(5)(10) = a-14-1 + a-24-2 + a-34-3 + ... + a-m4-m; 204(10) = 4·51 + 0 = 4·(an-14n-2 + an-24n-3 + ... + a241 + a1) + a0 ! a0 = 0; 51(10) = 4·12 + 3 = 4·(an-14n-3 + an-24n-4 + ... + a341 + a2) + a1 ! a1 = 3; 12(10) = 4·3 + 0 = 4·(an-14n-4 + an-24n-5 + ... + a441 + a3) + a2 ! a2 = 0 şi a3 = 3; -1 -2 -m+1 ! a-1 = 2; 0,(5)·4 = 2,(2) = 2 + 0,(2) = a-1 + a-24 + a-34 + ... + a-m4 0,(2)·4 = 0,(8) = a-2 + a-34-1 + a-44-2 + ... + a-m4-m+2 ! a-2 = 0; 0,(8)·4 = 3,(5) = 3 + 0,(5) = a-3 + a-44-1 + a-54-2 + ... + a-m4-m+3 ! a-3 = 3; 0,(5)·4 = 2,(2) = 2 + 0,(2) = a-4 + a-54-1 + a-64-2 + ... + a-m4-m+4 ! a-4 = 2; Rezultă 540,32(6) = 3030,(203)(4).

58


15. Să se efectueze în baza 9 operaţiile de adunare, scădere şi înmulţire a numerelor A = 285,17(9) şi B = 637,44(9). R e z o l v a r e: A B A+B

285,17+ 637,44 1033,62

B A B-A

2 8 5, 1 7× 6 3 7, 4 4 1272 71 12727 1 226034 87653 186416 2 0 8 7 0 3, 7 4 8 1

637,44285,17 342,26 (A - B = - 342,26) A B

A×B

Observaţie: Produsul A×B are un număr de cifre la partea fracţionară egal cu suma în baza 10 a numerelor de cifre de la părţile fracţionare ale operanzilor A şi B, indiferent de baza de numeraţie în care se face reprezentarea lor. Justificare: A(D) = an ...a0,a-1...a-p(D) = anDn + ...+ a0 + a-1D-1 +... + a-pD-p(10); B(D) = bm ...b0,b-1...b-q(D) = bmDm + ...+ b0 + b-1D-1 +... + b-qD-q(10); A×B = (anDn +...+ a0 + a-1D-1 +...+ a-pD-p)(bmDm +...+ b0 + b-1D-1 +...+ b-qD-q); A×B = anbmDn+m + ... + (a0b0 + a1b-1 + a-1b1 + ...)D0 + ...+ a-pb-qD-(p+q), unde ai,bj 0 {0, 1, 2, ..., D-1}, i = -p ÷ n, j = -q ÷ m. În această ultimă relaţie, coeficienţii puterilor bazei D sunt numere zecimale şi nu reprezintă, în general, cifrele produsului A×B în baza D. Acestea din urmă se obţin, începând de la rangul cel mai mic şi continuând către rangul cel mai mare, prin operaţii modulo D cu generare de transporturi între ranguri. Cifra cea mai puţin semnificativă a produsului A×B în baza D este (a-pb-q)moduloD şi are rangul -(p + q), deci sunt p + q cifre la partea fracţionară a produsului.

16. Se dau numerele binare cu semn A, B, C, D, E, F, G, H, J, K, L, M, N, P. Să se efectueze operaţia A + B + C + D + E + F + G + H + J + K + L + M + N + P = Q în această ordine, în codul complementar faţă de 2, şi să se precizeze dacă rezultatul final este corect, fără a face verificarea în baza 10: a) A = +101,0011; B = +011,1001; C = -100,0101; D = +010,1111; E = -111,0110; F = -001,0011; G = -110,1010; H = +100,1110; J = -011,1011;


59

K = +010,0111; L = -001,1001; M = +100,0110; N = +011,1001; P = +010,0001. b) A = +1001,10; B = +0110,01; C = +1011,11; D = +0101,00; E = +0111,10; F = -1000,01; G = -0100,11; H = -0110,00; J = +0011,10; K = +1000,01; L = +1111,10; M = -0011,11; N = -1101,00; P = -1111,11. R e z o l v a r e: a) C2(A) 0101,0011+ C2(B) 0011,1001 1000,1100+ eroare C2(C) 1011,1011 1 0100,0111+ auto-corecţie C2(D) 0010,1111 0111,0110+ C2(E) 1000,1010 1 0000,0000+ C2(F) 1110,1101 1110,1101+ C2(G) 1001,0110 1 1000,0011+ C2(H) 0100,1110 1101,0001+ C2(J) 1100,0101 1 1001,0110+ C2(K) 0010,0111 1011,1101+ C2(L) 1110,0111 1 1010,0100+ C2(M) 0100,0110 1110,1010+ C2(N) 0011,1001 1 0010,0011+ C2(P) 0010,0001 C2(Q) 0100,0100 Q = +100,0100 Rezultatul C2(Q) este corect deoarece pe parcursul şirului de adunări în codul C2 s-au produs un număr de erori egal cu numărul de auto-corecţii.

60

b)


C2(A) C2(B) C2(C) C2(D) 1 C2(E) C2(F) C2(G) 1 C2(H) 1 C2(J) C2(K) 1 C2(L) C2(M) 1 C2(N) C2(P) C2(Q)

1

01001,10+ 00110,01 01111,11+ 01011,11 11011,10+ 00101,00 00000,10+ 00111,10 01000,00+ 10111,11 11111,11+ 11011,01 11011,00+ 11010,00 10101,00+ 00011,10 11000,10+ 01000,01 00000,11+ 01111,10 10000,01+ 11100,01 01100,10+ 10011,00 11111,10+ 10000,01 01111,11

eroare

eroare auto-corecţie

auto-corecţie Q = +1111,11

Rezultatul final este corect deoarece numărul de erori produse este egal cu numărul de auto-corecţii. Observaţie: Termenii “eroare” şi “auto-corecţie” cu care sunt marcate anumite rezultate parţiale trebuie înţelese ca depăşiri ale formatului. Nu numai rezultatele parţiale marcate cu “eroare” sunt eronate. Din momentul primei

61


depăşiri a formatului, adică al primului rezultat parţial marcat cu “eroare” şi până la primul rezultat parţial marcat cu “auto-corecţie” la care se egalează numărul acestor tipuri de marcaje, toate rezultatele parţiale sunt eronate. Următoarea depăşire a formatului constituie din nou eroare, ş.a.m.d. De exemplu, în cazul a) singurul rezultat parţial eronat este cel marcat cu “eroare”; în cazul b) însă, toate rezultatele parţiale sunt eronate, cu excepţia primului (obţinut la adunarea C2(A) + C2(B)) şi a rezultatului final.

17. Se dau numerele zecimale cu semn A = -12,4; B = +87,5; C = +49,3; D = -56,1. a) Să se efectueze operaţia A + B + C + D = E în zecimal; b) să se efectueze aceeaşi operaţie în codul complementar faţă de 10, păstrând ordinea operanzilor A, B, C, D; c) să se repete punctul b) înlocuind cifrele zecimale cu coduri BCD naturale. R e z o l v a r e: a) B 87,5A 12,4 75,1D 56,1 19,0+ C 49,3 E +68,3 În această ordine de efectuare a operaţiilor nu s-a produs nici o depăşire de format. Găsirea unei ordini cu această proprietate, dacă este posibil, implică comparaţii multiple între operanzi pe de o parte, iar pe de altă parte între operanzi şi rezultate parţiale. b)

C10(A) C10(B) se neglijează acest transport Y C10(C) C10(D) Y

se neglijează acest transport

C10(E) =

987,6+ 087,5 1 075,1+ 049,3 124,4+ (depăşire de format = eroare) 943,9 1 068,3 (auto-corecţie) 068,3 ! E = +68,3

Prima depăşire a formatului generează un rezultat parţial eronat şi este indicată de cifra 1 în rangul semnului, cifră diferită de 0 sau 9. Orice cifră diferită de 0 sau 9 în rangul semnului reprezintă o depăşire de format, deci un rezultat eronat. Cifra 1 apare când se depăşeşte formatul la adunarea a două numere

62


pozitive iar cifra 8 apare când se depăşeşte formatul la adunarea a două numere negative; cifrele 2, 3, 4, 5, 6, 7 şi de asemenea 0, 1, 8, 9 pot să apară în rangul semnului ca urmare a efectuării unei adunări în care este implicat un rezultat parţial eronat. Dacă prin efectuarea unei adunări în care este implicat un rezultat parţial eronat se obţine cifra 0 sau 9 în rangul semnului, aceasta nu constituie în mod obligatoriu o auto-corecţie. O auto-corecţie are loc atunci când cifra semn scade la 0 sau creşte la 9, invers faţă de sensul global avut în rezultatele parţiale anterioare, eronate, de la momentul producerii ultimei depăşiri a formatului (în sensul că s-a “alterat” cifra semn la adunarea a doi operanzi ambii pozitivi sau ambii negativi). Ca şi în cazul codului C2, depăşirile de format şi auto-corecţiile nu alternează în mod obligatoriu. Rezultatul final obţinut prin efectuarea unui şir de adunări în C10 este corect dacă numărul de depăşiri ale formatului este egal cu numărul de auto-corecţii produse. c)

C10(A) C10(B)

C10(C)

C10(D)

C10(E)

1001 0000 1010 0110 1 0000 0000 0000 0000 0001 1001 1010 0110 1 0000

1000 1000 0000 0110 0111 0100 1011 0110 0010 0100 0110 0000 0110

0111, 0111, 1110, 0110, 0101, 1001, 1110, 0110, 0100, 0011, 0111, 0000, 1000,

0110+ 0101 1011+ 0110 0001+ 0011 0100+ 0000 0100+ 1001 1101+ 0110 0011

(corecţie BCD)

(corecţie BCD) depăşire format

(corecţie BCD) auto-corecţie

18. Să se definească un cod complementar în baza de numeraţie 6 prin intermediul căruia suma a două sau a mai multor numere cu semn să se efectueze utilizând numai operaţia de adunare (adunare modulo 6). Exemplificare. R e z o l v a r e: În paragrafele 1.5.3 şi 1.5.4 au fost definite codurile binare complementare C1, C2 şi respectiv codurile zecimale complementare C9, C10. În mod asemănător se pot defini coduri complementare, cu proprietăţi asemănătoare, în orice bază de numeraţie. În baza 6 codurile complementare faţă de 5 şi faţă de 6, care vor fi definite în continuare, sunt notate C5 şi respectiv C6; semnul pozitiv (+) se codifică cu cifra 0 iar semnul negativ (-) se codifică cu cifra 5.

63


Fie X(6) = sn xn-1xn-2...x1x0,x-1...x-m un număr în baza 6, cu semnul codificat şi situat în rangul n, cu parte întreagă şi parte fracţionară separate prin virgulă; sn 0 {0, 5} şi xj 0 {0, 1, 2, 3, 4, 5} œj = -m ÷ (n +1). Procedând la fel ca în cazul codurilor complementare definite anterior, vor fi codificate numai numerele negative. Notaţia x¯j este utilizată pentru a desemna cifra complementară cifrei xj şi anume (5 - xj). C5(5xn-1xn-2...x1x0,x-1...x-m) = 5x¯n-1x¯n-2...x¯1x¯0,x¯-1...x¯-m C6(5xn-1xn-2...x1x0,x-1...x-m) = 5x¯n-1x¯n-2...x¯1x¯0,x¯-1...x¯-m + 5-m Fie A = -251,2; B = +103,2; C = +533,4; D = +312,4; E = - 402,1 numere cu semn în baza 6. Se va efectua întâi A + B + C + D + E = F utilizând adunarea şi scăderea cu o ordine “convenabilă” a operanzilor şi apoi aceeaşi operaţie în codul C6, în ordinea ((((C6(A) + C6(B)) +C6(C)) + C6(D)) +C6(E)). C E D A B F

533,4402,1 131,3+ 312,4 444,1251,2 152,5+ 103,2 +300,1

C6(A) C6(B)

5304,4+ 0103,2 5412,0+ C6(C) 0533,4 1 0345,4+ C6(D) 0312,4 1102,2+ (depăşire format) C6(E) 5153,5 C6(F) 1 0300,1 (auto-corecţie)

La adunarea codurilor C6 transporturile din rangul semn se neglijează; cifrele cu semnificaţie de semn participă la adunare. Comentariile referitoare la depăşirea formatului şi producerea auto-corecţiilor sunt asemănătoare cu acelea prezentate pentru codul C10 în problema anterioară. Operanzii A, B, C, D, E şi reprezentările lor în C6 pot fi codificaţi binar; fiecare cifră a bazei 6 poate fi scrisă în codul binar natural într-un format de 3 biţi. De exemplu, reprezentarea binară pentru C6(D) este 000 011 001 010, 100. La adunarea a două cifre în baza 6 codificate binar este posibil să se obţină un rezultat în afara codului deoarece nu toate combinaţiile de trei biţi reprezintă cifre ale bazei 6. În aceste situaţii precum şi în cazul depăşirii formatului de 3 biţi, atât la adunare cât şi la scădere se utilizează un termen de corecţie şi anume 010 = 111 - 101. O problemă similară a fost prezentată pentru codul BCD natural, la care termenul de corecţie al codului este 0110 = 1111 - 1001 (a se vedea paragraful 1.5.4 şi problema 17).

64


19. Să se construiască codul binar reflectat de 5 biţi şi să se determine toate cuvintele de cod care se deosebesc de 10110 prin valoarea unui singur bit, utilizând simetriile generate de oglinzile codului. R e z o l v a r e: 00000 00001 00011 00010 00110 00111 00101 00100 01100 01101 01111 01110 01010 01011 01001 01000 11000 11001 11011 11010 11110 11111 11101 11100 10100 10101 10111 10110 10010 10011 10001 10000 În codul binar reflectat cu formatul de n biţi, pentru un cuvânt de cod arbitrar există n cuvinte care se deosebesc de acesta prin valoarea unui singur bit.

65


1.7 Probleme propuse spre rezolvare 1. Să se demonstreze următoarele identităţi: a) a ¯b + a(b ¯ + c) + ab ¯c = ¯ab + a(b ¯ + c); b) a b c¯ + a ¯bc + a ¯ b c¯ + a b c + a ¯b ¯c + ab ¯ c = b + c; c) (a + ¯c )(a + b)(b + c) = (a + ¯c )(b + c); d) xyz + xyz = ( x + y ) z; e) x + ¯x y + z(x + y) = x + y; f) xy + ¯x z + yz = xy + x¯z.

2. Să se scrie expresii logice utilizând numai operaţile {+, ¯} sau {·, ¯} pentru următoarele funcţii: a) g(x, y, z, w) = w ¯ x(xz + yz¯) + z(w + x)(w ¯ + ¯x ); b) h(x, y, z, w) = (wz + y)(w ¯ + ¯x + ¯y + ¯z ) + xyzw.

3. Să se determine formele canonice pentru funcţiile: a) f (x, y, z) = x(y¯ + z) + ¯x (y + ¯z ); b) g ( a , b, c, d ) = abc + b ( c + d ) + acd ; c) h(a, b, c, d) = ab + bc + cd + da; d) k(x, y, z,v) = xyz + ¯y zv¯ + xz¯v + yz¯v + ¯x yv¯.

4. Să se comprime următoarele tabele, care definesc funcţiile logice F şi G şi să se determine expresii logice necanonice pentru aceste funcţii. abc F

xyz

G

000 1

000 t

001 0

001 1

010 0

010 w

011 0

011 0

10t 1

100 1

11t t

101 1 110 t 111 0

În tabela funcţiei G, w reprezintă o variabilă logică independentă de x, y, z.

66


5. Să se construiască diagrame de decizie binară pentru funcţiile următoare, considerând variabilele într-o ordine oarecare (la alegere). a) f(a, b, c, d) = ¯abd + ¯a b ¯c + acd ¯ + bc¯ d ¯; b)

a 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

b 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

c 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

d 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

g(a, b, c, d, v, w) 0 1 t 1 0 0 1 v 0 1 0 t 1 1 w 0

În tabelă v şi w sunt variabile logice independente de variabilele a, b, c, d. c)

a 0 0 0 1 1 1

b c 0 0 0 1 1 t 0 0 0 1 t 1

h(a, b, c, d, e) 1 e 0 t 0 d

d) k(x, y, z, w) = w ¯ x(xz + yz¯) + z(w + x)(w ¯ + ¯x ); e) m(x, y, z, w) = (wz + y)(w ¯ + ¯x + ¯y + ¯z ) + xyzw; f) p(a, b, c, d) = ab + bc + cd + da; g) q(x, y, z,v) = xyz + ¯y zv¯ + xz¯v + yz¯v + ¯x yv¯; h) s(a, b, c, d, e) = ar br cr dr e.


67

6. Să se determine expresii logice pentru funcţiile P(a, b, c, d, e, f, g) şi Q(a, b, c, d, e) reprezentate prin diagramele de decizie binară următoare:

7. Să se reconstruiască diagramele de decizie binară din figura de mai sus (problema 6) considerând variabilele în ordinea a, e, f, c, d, g, b pentru funcţia P şi respectiv c, d, b, e, a pentru funcţia Q.

68


8. Să se facă conversiile următoare: a) 426,115(7) = ?(9); b) 53,(41)(8) = ?(7); c) 302,1(4)(5) = ?(6); d) 775,4203(9) = ?(13). Cifrele bazei de numeraţie 13 sunt 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C. 9. Să se efectueze în baza 4 operaţiile de adunare, scădere şi înmulţire a numerelor A = 3011,23(4) şi B = 2102,31(4). 10. Să se efectueze în codul complementar faţă de 2, în această ordine, operaţia A + B + C + D + E + F + G + H + I + J + K cu următoarele valori ale operanzilor: A = -0110,101; B = -1100,011; C = -1001,100; D = -0101,111; E = -1000,010; F = +1010,101; G = +1101,001; H = +0011,111; I = +1011,100; J = -0100,110; K = +1000,001. Să se justifice dacă rezultatul obţinut este corect, fără a face verificarea în baza 10. 11. Să se efectueze în codurile complementare faţă de 9 şi faţă de 10, înlocuind cifrele zecimale cu coduri BCD naturale, operaţia A + B + C + D + E + F cu următoarele valori ale operanzilor: A = +298,17; B =-999,34; C = 561,08; D = +117,40; E = +852,97; F = -605,55. Să se justifice dacă rezultatul obţinut este corect.

12. Să se definească coduri complementare în baza de numeraţie 8 prin intermediul cărora suma a două sau a mai multor numere cu semn să se efectueze utilizând numai operaţia de adunare (adunare modulo 8). Utilizând codurile definite, să se efectueze operaţia A + B + C + D + E + F + G + H cu următoarele valori ale operanzilor: A = -725,33; B = -611,04; C = -503,26; D = -347,15; E = +577,67; F = +400,53; G = +072,66; H = +704,34 (toate cifrele vor fi codificate binar). Să se justifice dacă rezultatul obţinut este corect.

69


Cap.2 SINTEZA ŞI ANALIZA CIRCUITELOR COMBINAŢIONALE

2.1 Porţi logice Operaţiile logice elementare OR(+), AND(·), NOT( ¯ ) definite în cap.1 sunt implementate sau realizate la nivel de circuit de către anumite “entităţi” numite porţi logice: poartă OR, poartă AND şi respectiv inversor. Simbolurile cele mai utilizate pentru aceste trei tipuri de porţi logice sunt ilustrate în fig.2.1.

Fig.2.1 Simboluri grafice ale porţilor logice OR, AND, NOT Numărul de intrări într-o poartă logică denumită elementară este limitat din considerente tehnologice la 3 sau 4; se va justifica acest lucru în cap.4. Un simbol de poartă AND cu 6 intrări, de exemplu, desenat într-o schemă de circuit digital nu reprezintă o poartă AND elementară ci un subcircuit logic realizabil cu porţi elementare; o soluţie posibilă pentru acest caz este prezentată în fig.2.2.

Figura 2.2

70

Cap.2 Sinteza şi analiza circuitelor combinaţionale

În tehnologiile de fabricare a circuitelor integrate sunt realizate cu precădere porţi logice elementare de tip NOR şi NAND; simbolurile acestor porţi sunt obţinute prin combinarea simbolurilor OR-NOT şi AND-NOT după cum se arată în fig.2.3.

Fig.2.3 Simboluri grafice ale porţilor elementare NOR şi NAND Din punct de vedere funcţional porţile elementare NOR şi NAND din fig.2.3 sunt echivalente, fiecare, cu diferite subcircuite logice compuse din porţi elementare conectate între ele, după cum se arată în fig.2.4. Echivalenţa funcţională nu implică însă şi echivalenţă structurală; reprezentările la nivel de tranzistor a două subcircuite logice echivalente funcţional sunt diferite între ele.

Fig.2.4 Echivalenţe funcţionale În schemele electrice ale circuitelor digitale pot fi utilizate şi alte combinaţii între simbolurile OR-NOT şi AND-NOT decât cele din fig.2.3. Două exemple sunt prezentate în fig.2.5; echivalenţele funcţionale ale acestor circuite logice se determină cu ajutorul relaţiilor lui De Morgan.


71

Fig.2.5 Alte simboluri de porţi logice Subcircuitul sau modulul care realizează operaţia logică SAUEXCLUSIV (XOR) este reprezentat grafic prin simbolul din fig.2.6a şi se numeşte poartă XOR; o variantă de implementare a porţii XOR este reprezentată în fig.2.6c.

Fig.2.6 Porţi logice XOR şi XNOR Porţile logice prezentate până acum sunt componente de circuit unidirecţionale, în sensul că procesarea sau propagarea valorilor logice se face de la intrări către ieşiri; valoarea logică de la ieşirea unei porţi este determinată de valorile aplicate la intrările ei. Există şi componente de circuit bidirecţionale, care pot propaga valori logice în ambele direcţii, de la intrări către ieşiri sau de la ieşiri către intrări. Pentru astfel de componente denumirile de “intrare” şi de “ieşire” sunt oarecum improprii; ele capătă consistenţă numai în contextul circuitului din care fac parte, dacă acesta este în ansamblu unidirecţional. O componentă bidirecţională, care stă la baza realizării circuitelor bidirecţionale mai complexe, este poarta de transmisie. Simbolul grafic al acestei porţi este desenat în fig.2.7.

Fig.2.7 Poarta de transmisie

72


Funcţia realizată de poarta de transmisie se deosebeşte fundamental de funcţiile porţilor logice unidirecţionale prezentate anterior. Din punct de vedere funcţional, poarta de transmisie este un “întrerupător” sau “comutator”. Terminalele a şi b sunt legate galvanic între ele (comutator închis) dacă variabila de control c are valoarea logică 1; dacă c = 0 atunci legătura dintre terminalele a şi b este întreruptă (comutator deschis). Spre deosebire de porţile care implementează operaţii logice OR, AND, NOT, prin poarta de transmisie se pot propaga nu numai semnale digitale ci, mai general, semnale analogice. Porţile logice sunt componentele de bază din structurile circuitelor integrate digitale. Circuitele digitale cu complexitate funcţională şi structurală mare se obţin prin interconectarea corespunzătoare a mai multor porţi logice. Performanţele circuitelor depind de caracteristicile componentelor din care sunt alcătuite. În afară de caracteristica funcţională, prezentată până acum şi care este independentă de tehnologia de fabricaţie a circuitelor integrate, porţile logice au şi caracteristici dependente de tehnologie: aria ocupată pe chip, puterea disipată, viteza de operare. Aria ocupată pe chip şi puterea disipată determină densitatea de integrare şi implicit complexitatea sistemului digital care poate să fie realizat pe un singur chip. Într-o tehnologie de fabricaţie dată, un sistem realizat pe un singur chip poate să opereze cu o viteză mai mare decât viteza aceluiaşi sistem realizat pe mai multe chip-uri. Între aria ocupată şi puterea disipată de o poartă logică pe de o parte şi viteza de operare a porţii pe de altă parte, există “conflicte”. Astfel, dacă se proiectează poarta astfel încât să ocupe o suprafaţă cât mai mică şi să disipe putere cât mai mică atunci se obţine o viteză de operare relativ mai mică; dacă se proiectează poarta astfel încât viteza de operare să fie relativ mai mare atunci rezultă pentru aria necesară şi puterea disipată valori mai mari decât cele minime. Viteza (maximă) de operare a unei porţi logice poate fi exprimată în mod indirect prin timpul de întârziere sau de propagare prin poartă. Acest parametru şi alte detalii vor fi prezentate cu ajutorul figurii 2.8.

Fig.2.8 Definirea timpului de propagare printr-o poartă logică


73

În fig.2.8a poarta NOR pentru care se defineşte timpul de propagare este o componentă a unui circuit digital oarecare. Una dintre intrările acestei porţi este menţinută la valoarea 0 de către sursa de semnal la care este conectată, de obicei ieşirea dintr-o altă poartă, iar celelalte două intrări sunt conectate împreună şi comandate de o sursă de semnal x. Valoarea logică de la ieşirea porţii NOR trebuie să fie complementul lui x. Ieşirea porţii NOR este la rândul ei sursă de semnal pentru alte porţi logice din circuit. Numărul de intrări în porţile elementare ale circuitului pe care le comandă ieşirea porţii NOR reprezintă “sarcina” porţii NOR; această sarcină sau încărcare are denumirea de fan-out. În fig.2.8b s-a reprezentat pe un anumit interval de timp variabila x şi răspunsul ¯x al porţii NOR. Tranziţiile din 0 în 1 şi din 1 în 0 ale semnalelor digitale x şi x¯ nu sunt instantanee; aceste modificări se fac cu viteze finite. Pentru răspunsul x¯ s-au notat cu tr şi tf duratele tranziţiilor din L în H şi respectiv din H în L (rrise, f- fall). Tranziţiile dintr-un nivel logic valid în celălalt nivel logic valid se numesc fronturi: L!H reprezintă un front pozitiv iar H!L reprezintă un front negativ. Timpii de propagare sunt definiţi în raport cu trecerile semnalelor x şi x¯ printr-o valoare intermediară nivelelor L şi H, de obicei 0,5·(L + H). Timpul de propagare din L în H, tpLH , reprezintă decalajul dintre frontul pozitiv al răspunsului x¯ (efectul) şi frontul comenzii x (cauza) care l-a determinat; în mod similar, timpul de propagare din H în L, tpHL , reprezintă decalajul dintre frontul negativ al răspunsului x¯ (efectul) şi frontul comenzii x (cauza) care l-a determinat. Timpul de propagare tp se defineşte ca medie aritmetică a timpilor de propagare tpLH şi tpHL: (2.1) tp = 0,5·( tpLH + tpHL) Mărimile tr, tf, tpLH şi tpHL depind atât de structura sau caracteristicile porţii logice cât şi de contextul în care operează poarta. Acest context este definit în principal de “puterea” sursei de semnal x, numărul de intrări ale porţii comandate de sursa x şi fanout-ul porţii. Viteza maximă de operare a porţii NOR din fig.2.8a se poate obţine într-un context diferit, în care sursa x comandă o singură intrare a porţii iar fanout-ul porţii este egal cu 1. Elementele prezentate în acest paragraf constituie o bază pentru definirea noţiunilor de sinteză şi de analiză a circuitelor integrate digitale în general şi a celor combinaţionale în particular. Sinteza unui circuit digital constă în determinarea unei structuri de circuit care să îndeplinească funcţiile specificate cu performanţele impuse şi în condiţiile de operare precizate. Specificarea funcţiilor se poate face cu ajutorul mai multor mijloace de reprezentare sau modelare: tabele de adevăr, diagrame de decizie binară, expresii logice etc. Se utilizează limbaje adecvate pentru descrierea circuitelor, de exemplu HDL (Hardware Description Language); descrierea poate fi o combinaţie de elemente funcţionale şi elemente structurale.

74


După modelarea funcţionării se impun performanţele dorite (viteză de operare, arie, putere disipată, etc.) dar care trebuie să fie realiste în raport cu tehnologia de fabricaţie utilizată şi se precizează condiţiile de operare (variaţiile de temperatură, variaţiile tensiunilor de alimentare, caracteristicile circuitele exterioare cu care se conecteză circuitul ce constituie obiectul sintezei etc.). Sinteza propriuzisă este o operaţie în principal automatizată însă în etapele premergătoare efortul “manual” necesar este considerabil. Analiza este operaţia de verificare a funcţionării şi de evaluare a performanţelor circuitului sintetizat şi se realizează cu ajutorul programelor de simulare. În etapa de analiză trebuie să fie luate în considerare şi dispersiile de fabricaţie, imperfecţiuni inerente oricărui proces tehnologic. Constrângerile sau restricţiile, globale sau locale, impuse unui circuit înainte de sinteză pentru obţinerea anumitor performanţe nu sunt independente între ele şi conduc deseori la conflicte. Între cerinţele sau atributele pe care trebuie să le îndeplinească un circuit se impun anumite priorităţi; atributele care nu au putut fi obţinute pe durata sintezei, dacă există, sunt din categoria celor cu prioritate mai mică şi pot fi cunoscute după etapa de analiză. Proiectarea unui circuit digital este un proces iterativ care include, de obicei, mai multe faze de sinteză-analiză. Se încearcă rezolvarea conflictelor generate într-o anumită fază prin efectuarea unor “compromisuri”; acestea trebuie evaluate, lucru care implică o nouă fază de sinteză-analiză, ş.a.m.d. Sinteza şi analiza circuitelor digitale sunt procese complexe. În acest capitol sunt prezentate doar anumite elemente specifice acestora.

2.2 Implementarea funcţiilor logice Orice funcţie logică combinaţională reprezentată printr-o expresie logică poate să fie implementată la nivel de circuit în mod direct utilizând porţi logice OR, NOR, AND, NAND şi NOT. Fie o funcţie logică f definită de relaţia: f ( a, b, c ) = ( ac + b c )( a + b + ac )

(2.2)

Următoarele două relaţii definesc aceeaşi funcţie f dar folosind expresii logice echivalente cu cea de mai sus:

f ( a, b, c ) = ab + ac + bc

(2.3)

f ( a , b, c ) = a + b + c + bc

(2.4)

În fig.2.9a,b,c sunt reprezentate circuitele corespunzătoare acestor trei definiţii.

75


Figura 2.9

76


Din punct de vedere funcţional cele trei circuite din fig.2.9 sunt echivalente, însă au performanţe diferite. Circuitul din fig.2.9a ocupă aria cea mai mare deoarece conţine 10 porţi logice şi un număr mai mare de interconexiuni; ansamblul acestor interconexiuni constituie routing-ul circuitului, care este de asemenea consumator de arie. Circuitul din fig.2.9c ocupă aria cea mai mică deoarece conţine 4 porţi logice şi numărul cel mai mic de interconexiuni. Acest circuit este mai performant şi din punct de vedere al vitezei de operare; calea cea mai lungă de la intrări către ieşire este formată din porţile 1, 2 şi 4. Se mai spune că circuitul are 3 nivele de porţi. Dacă se face aproximaţia că toate porţile au acelaşi timp de propagare tp şi că întârzierile datorate conexiunilor pot fi neglijate, atunci timpul total de întârziere al circuitului este Tp = 3tp. Viteza de operare a circuitului din fig.2.9b este aproximativ aceeaşi cu a circuitului din fig.2.9c, ambele având 3 nivele; calea cea mai lungă de la intrări la ieşire este formată din porţile 1, 2, 5 sau 1, 3, 5. În aceleaşi ipoteze simplificatoare, timpul total de întârziere al circuitului din fig.2.9a este Tp = 5tp şi corespunde căii formată din porţile 3, 6, 8, 9 şi 10; acest circuit are 5 nivele. În general cu cât aria ocupată de un circuit este mai mare, cu atât mai mare este şi puterea disipată. Routing-ul şi numărul de porţi logice din structura unui circuit constituie o bază de evaluare a suprafeţei ocupate dar oferă şi o imagine a complexităţii circuitului. O aproximaţie a complexităţii este numărul total de intrări în porţile elementare ale circuitului; această numărare se face într-o schemă a circuitului care conţine numai porţi elementare. De exemplu, complexităţile circuitelor din fig.2.9a, b şi c sunt 17, 10 şi respectiv 8. În cap.1 s-a arătat că orice expresie logică poate fi rescrisă utilizând numai operaţiile +, ¯ sau numai operaţiile ·, ¯. Aceasta înseamnă că implementarea se poate face utilizând numai porţi OR şi NOT (echivalent, NOR şi NOT) sau numai porţi AND şi NOT (echivalent, NAND şi NOT). De exemplu, circuitul din fig2.9b îşi păstrează funcţionarea dacă porţile 2, 3, 4 şi 5 se înlocuiesc cu porţi NAND: (relaţia 2.3 Y)

f ( a, b, c ) = ab + ac + bc = ab ⋅ ac ⋅ bc .

Implementarea unei funcţii logice numai cu porţi NOR şi NOT sau numai cu NAND şi NOT poate fi privită ca o “restricţie”. Suplimentar se pot impune restricţii de tipul “toate porţile NAND să aibă 2 intrări”. De exemplu, circuitul din fig.2.9b poate fi “transformat” într-unul echivalent funcţional, compus numai din porţi NAND2 (= NAND cu 2 intrări) şi inversoare: (relaţia 2.3Y)

f ( a, b, c ) = ab + ac + bc = ab ⋅ ac ⋅ bc = ab ⋅ ac ⋅ bc .

Funcţia logică f(a, b, c), definită cu oricare dintre relaţiile 2.2, 2.3, 2.4 poate fi implementată şi cu porţi de transmisie. În afară de acestea sunt necesare

77


inversoare. Implementarea cu porţi de transmisie este “directă” dacă se reprezintă funcţia printr-o diagramă de decizie binară. Deoarece structura şi complexitatea diagramelor depind de ordinea de considerare a variabilelor, rezultă că nici implementarea cu porţi de transmisie nu este unică. În fig.2.10 a,b sunt desenate diagramele funcţiei f corespunzătoare ordonărilor a, b, c şi respectiv c, b, a, determinate pe baza uneia dintre relaţiile 2.2, 2.3, 2.4.

Figura 2.10 Implementările funcţiei f cu porţi de transmisie corespunzătoare diagramelor de decizie binară de mai sus sunt reprezentate în fig.2.11a,b.

Figura 2.11 Asemănarea dintre diagramele de decizie binară din fig.2.10 şi circuitele din fig.2.11 este evidentă dacă se rotesc diagramele cu 90 de grade în sens orar.

78


Complexitatea circuitelor din fig.2.11 este comparabilă cu aceea a circuitelor din fig.2.9b,c (în tehnologie CMOS) însă primele sunt mai rapide; justificarea acestei afirmaţii se poate face prin comparaţii la nivel de tranzistor între poarta de transmisie şi o poartă NOR sau NAND cu două intrări (vezi cap.4). Funcţia f(a, b, c) poate fi implementată şi mixt, cu porţi de transmisie şi porţi OR, AND, NOT. În fig.2.12 sunt reprezentate două comprimări ale diagramei de decizie binară din fig.2.10a, pe baza cărora s-au construit circuitele “mixte” din fig.2.13.

Figura 2.12

Figura 2.13 Din multitudinea de posibilităţi de implementare a unei funcţii logice se caută circuitul care are complexitatea cea mai mică, fiind impusă viteza de operare sau numărul nivelelor de porţi. Complexitatea unui circuit poate fi

79


asociată cu costul acestuia. În paragraful următor sunt prezentate două metode clasice de minimizare a complexităţii circuitelor logice sau de optimizare a acestora. Aceste metode stau la baza multor proceduri, mai performante, de optimizare care sunt încorporate în programele de sinteză logică.

2.3 Minimizarea funcţiilor logice Implementarea formelor canonice ale unei funcţii logice nu este, în general, economică; expresiile canonice pot fi simplificate. Fie g(a, b, c) o funcţie logică definită complet prin tabela de adevăr: a 0 0 0 0 1 1 1 1

b 0 0 1 1 0 0 1 1

c g 0 1 1 1 0 0 1 0 0 1 1 1 0 0 1 1

Figura 2.14 ¯ c¯, a ¯b ¯ c, a b ¯ c¯, Mintermenii corespunzători valorilor 1 ale funcţiei sunt a ¯b ¯ c şi a b c. Fiecare dintre aceştia ia valoarea logică 1 numai pentru o singură ab combinaţie de valori atribuită variabilelor a, b, c şi anume 000, 001, 100, 101 şi respectiv 111. Dacă se consideră că aceste combinaţii reprezintă numere binare de 3 biţi, în care a este cifra cea mai semnificativă (MSB - most significant bit) iar c este cifra cea mai puţin semnificativă (LSB - least significant bit), atunci mintermenii funcţiei g pot fi precizaţi prin echivalenţii zecimali 0, 1, 4, 5 şi respectiv 7. Forma canonică cu mintermeni trebuie să conţină toţi mintermenii corespunzători valorilor 1 ale funcţiei g: ¯ c¯ + ¯a b ¯c + ab ¯ c¯ + a b ¯c + abc g(a, b, c) = ¯a b

(2.5)

Atribuind variabilelor a, b, c o combinaţie de 3 valori binare se va obţine g = 0 sau g = 1. Ultimul caz corespunde aplicării uneia dintre combinaţiile de 3 biţi a cărei echivalent zecimal este 0, 1, 4, 5 sau 7; aceasta înseamnă că în relaţia 2.5 un singur produs va căpăta valoarea logică 1 iar celelalte 4 vor lua valoarea 0.

80


Relaţia 2.5 poate fi reprezentată şi sub forma: g(a, b, c) = 3(0, 1, 4, 5, 7)

(2.6)

Expresia canonică din relaţia 2.5 poate fi simplificată, utilizând regulile de calcul ale algebrei logice, în mai multe moduri: g(a, b, c) =(a ¯b ¯ c¯ + ¯a b ¯ c) + a b ¯ c¯ + (a b ¯ c + a b c) = ¯a b ¯ + ab ¯ c¯ + a c

(2.7)

g(a, b, c) =(a ¯b ¯ c¯ + ¯a b ¯ c) + (a b ¯ c¯ + a b ¯ c) + a b c = ¯a b ¯ + ab ¯ + abc

(2.8)

g(a, b, c) =((a ¯b ¯ c¯ + ¯a b ¯ c) + (a b ¯ c¯ + a b ¯ c)) + (a b ¯ c + a b c) = = (a ¯b ¯ + ab ¯) + ac = ¯b + ac = b ⋅ ac

(2.9)

Simplificările au fost obţinute prin grupări de câte 2 sau de câte 4 mintermeni. Prin gruparea a 2 mintermeni care se deosebesc printr-o singură variabilă x, în sensul că unul conţine variabila x iar celălalt complementul acesteia x¯, se obţine un produs din care lipseşte x. Produsul obţinut prin această simplificare îi “reprezintă” pe ambii mintermeni care au fost grupaţi şi va căpăta valoarea 1 pentru două combinaţii de valori atribuite variabilelor funcţiei; de exemplu, produsul ac din relaţia 2.7 îi reprezintă pe mintermenii ab ¯c şi abc iar ac = 1 dacă abc = 101 sau abc = 111. Această tehnică de simplificare poate fi extinsă la grupări de câte 2k mintermeni care au proprietatea că pentru fiecare mintermen mj din grupare există k mintermeni în grupare care se deosebesc de mj printr-o singură variabilă. Rezultatul grupării este un produs din care lipsesc toate cele k variabile prin care se deosebesc cei 2k mintermeni; cu alte cuvinte, rezultatul va conţine numai partea comună a mintermenilor care au fost grupaţi şi va căpăta valoarea 1 pentru 2k combinaţii de valori atribuite variabilelor funcţiei. De exemplu, în ¯ c¯, ¯a b ¯ c, a b ¯ c¯, a b ¯ c şi are relaţia 2.9, b ¯ este rezultatul grupării mintermenilor a ¯b valoarea 1 pentru fiecare dintre combinaţiile 000, 001, 100, 101 atribuite variabilelor a, b, c. Expresiile din relaţiile 2.7 şi 2.8 nu au complexităţi sau costuri minime; ele mai pot fi simplificate. Costul minim al funcţiei g este 4 şi corespunde expresiei din relaţia 2.9. Sunt necesare două porţi NAND2 pentru implementarea funcţiei. Într-o manieră asemănătoare cu cea prezentată mai sus se poate simplifica şi forma canonică cu maxtermeni. Maxtermenii corespunzători valorilor 0 ale funcţiei g sunt a + ¯b + c, a + b¯ + ¯c şi a ¯ + ¯b + c. Fiecare dintre aceştia ia valoarea logică 0 numai pentru o singură combinaţie de valori atribuită variabilelor a, b, c şi anume 010, 011 şi respectiv 110. Forma canonică cu maxtermeni este reprezentată de expresia logică din relaţia 2.10. Maxtermenii pot fi precizaţi şi cu ajutorul echivalenţilor zecimali ai numerelor binare 010, 011 şi 110 (relaţia 2.11).


g(a, b, c) = (a + ¯b + c)(a + ¯b + ¯c )(a¯ + ¯b + c) g(a, b, c) = J(2, 3, 6)

81

(2.10) (2.11)

Prin gruparea a 2 maxtermeni care se deosebesc printr-o singură variabilă x, în sensul că unul conţine variabila x iar celălalt complementul acesteia x¯, se obţine o sumă logică din care lipseşte x şi care îi reprezintă pe ambii maxtermeni. Această tehnică de simplificare poate fi extinsă la grupări de câte 2k maxtermeni care au proprietatea că pentru fiecare maxtermen Mj din grupare există k maxtermeni în grupare care se deosebesc de Mj printr-o singură variabilă. Rezultatul grupării este o sumă logică din care lipsesc toate cele k variabile prin care se deosebesc cei 2k maxtermeni; cu alte cuvinte, rezultatul va conţine numai partea comună a maxtermenilor care au fost grupaţi şi va căpăta valoarea 0 pentru 2k combinaţii de valori atribuite variabilelor funcţiei. Expresia canonică cu maxtermeni a funcţiei g poate fi simplificată astfel: g(a, b, c) = (a + ¯b + c)(a + ¯b + ¯c )(a¯ + ¯b + c) = = ((a + b¯ + c)(a + ¯b + ¯c ))((a¯ + ¯b + c)(a + ¯b + c)) = (a + ¯b)(b¯ + c) = = a(b ¯ + c) + ¯b(b¯ + c) = a(b ¯ + c) + ¯b = ab ¯ + ac + ¯b = ac + ¯b = b ⋅ ac . În paragrafele 2.3.1 şi 2.3.2 sunt prezentate două metode de minimizare bazate pe grupări de mintermeni sau de maxtermeni.

2.3.1 Metoda de minimizare Karnaugh Identificarea rapidă a mintermenilor sau a maxtermenilor care pot fi grupaţi, pentru a obţine o expresie simplificată sau una cu cost minim pentru o funcţie dată, se poate realiza printr-o reprezentare convenabilă a tabelelor de adevăr. Fie o funcţie logică f(a, b, c, d, e). După cum s-a prezentat în cap.1, tabela de adevăr a funcţiei f conţine 6 coloane; primele 5 conţin valorile atribuite variabilelor iar a 6-a conţine valorile funcţiei. Cele 32 de combinaţii de 5 biţi, privite ca numere binare cu a = MSB şi e = LSB, sunt aranjate în ordine crescătoare. Într-o astfel de tabelă combinaţiile de 5 biţi care sunt diferite între ele prin valoarea unui singur bit sunt “împrăştiate”. Mai avantajoasă este ordonarea combinaţiilor de 5 biţi în codul binar reflectat. Mai mult, prin împărţirea variabilelor în două grupuri de dimensiuni egale sau aproximativ egale, tabela poate fi reprezentată bidimensional sub formă de pătrat sau de dreptunghi; valorile atribuite variabilelor din fiecare grup se ordonează în codul binar reflectat. Într-o astfel de tabelă identificarea combinaţiilor de 5 biţi diferite între ele prin valoarea unui singur bit se face cu ajutorul simetriilor

82


generate pe orizontală şi pe verticală de oglinzile codului binar reflectat. Tabela funcţiei f poate fi reprezentată astfel:

Figura 2.15 Valorile atribuite variabilelor ab formează liniile tabelei iar valorile atribuite variabilelor cde formează coloanele tabelei. Valorile funcţiei vor fi plasate în celulele aflate la intersecţiile dintre linii şi coloane. Fiecare celulă corespunde unei singure combinaţii de 5 biţi. În figura 2.15 sunt haşurate celulele corespunzătoare combinaţiilor care sunt diferite de abcde = 00001 prin valoarea unui singur bit. Minimizarea unei funcţii reprezentată printr-o tabelă, organizată după modelul celei din fig.2.15, este echivalentă cu o problemă de acoperire. În cazul unei funcţii complet definite trebuie acoperite fie toate zerourile, fie toate unităţile din tabelă printr-un număr minim de grupări; aceste grupări trebuie să aibă dimensiuni 2k maxime. Zerourile corespund maxtermenilor iar unităţile corespund mintermenilor. Acelaşi zerou (unitate) poate să facă parte simultan din mai multe grupări în baza idempotenţei (x + x = x, x·x = x). În figura de mai jos este prezentată minimizarea funcţiei g definită prin tabela din fig.2.14.

Figura 2.16

83


În tabela din fig.2.16a sunt acoperite unităţile, adică sunt grupaţi mintermenii, iar în tabela din fig.2.16b sunt acoperite zerourile, adică sunt grupaţi maxtermenii. Expresiile obţinute pentru funcţia g sunt: G1 G2 (a) g = b¯ + ac

G1 G2 (b) g = (a + ¯b)(b¯ + c)

(2.12)

Implementările acestor expresii au costurile (complexităţile) 5, respectiv 7 şi sunt reprezentate în fig.2.17.

Figura 2.17 Costurile acestor două implementări sunt minime pentru formele de exprimare sumă de produse şi respectiv produs de sume. Ambele expresii din relaţia 2.12 pot fi reduse la forma b ⋅ ac ; costul implementării acestei expresii este 4. Un alt exemplu de minimizare a unei funcţii complet definite este ilustrat în fig.2.18; sunt acoperite zerourile funcţiei f(a, b, c, d, e). Se poate verifica faptul că în gruparea G1 pentru fiecare maxtermen (reprezentat de un zerou) există 3 maxtermeni în G1 care se deosebesc de acesta prin valoarea unei

Figura 2.18

84


singure variabile. De asemenea, în gruparea G2(G3) pentru fiecare maxtermen există 2 maxtermeni în G2(G3) care se deosebesc de acesta prin valoarea unei singure variabile. Expresia minimizată a funcţiei f, sub forma “produs de sume” este: G1 G2 G3 G4 G5 f = (b + d)(c¯ + d + e)(a ¯ + b + e)(a ¯ + ¯b + c + ¯d)(a + b¯ + ¯d + ¯e ) (2.13) Costul implementării acestei expresii logice este 28, dacă se acceptă ca numărul maxim de intrări într-o poartă elementară să fie 4; circuitul are 4 nivele de porţi şi este reprezentat în figura 2.19.

Fig.2.19 Implementarea funcţiei definită de relaţia 2.13 Metoda de minimizare Karnaugh poate fi aplicată şi funcţiilor complet definite reprezentate prin tabele comprimate. O comprimare a tabelei de adevăr din fig.2.18, obţinută prin atribuirea de valori în mod explicit numai variabilelor a, b, c şi d, este reprezentată în fig.2.21a. Comprimarea se realizează pe fiecare linie, prin compararea valorilor variabilei e cu valorile funcţiei f din perechile de coloane corespunzătoare fiecărei combinaţii de valori atribuite variabilelor c şi d. Sunt posibile 4 cazuri: f = 0, f = 1, f = e sau f = e¯. Ca exemplu, în

85


fig.2.20 se arată cum se face comprimarea liniei ab = 01.

Fig.2.20 Comprimarea liniei ab = 01 din tabela din fig.2.18

Figura 2.21 Minimizarea funcţiei f este reprezentată în fig.2.21b; s-au acoperit zerourile şi variabila e. Grupările G2 şi G3 sunt condiţionate de e = 0 iar gruparea G5 este condiţionată de e = 1. Problema de acoperire echivalentă cu minimizarea funcţiei f reprezentată în fig.2.21 se formulează astfel: - se acoperă toate zerourile din tabelă printr-un număr minim de grupări, fiecare dintre acestea având dimensiune maximă (G1 şi G4); - se acoperă variabila e printr-un număr minim de grupări cu dimensiuni maxime (G2, G3 şi G5). Observaţii: 1) Prin acoperirea variabilei e se înţelege şi acoperirea complementului acesteia e¯; 2) e şi e¯ nu pot să facă parte din aceeaşi grupare deoarece nu pot să aibă simultan valoarea 0; 3) În grupările care acoperă variabila e pot fi incluse, pe baza proprietăţii de

86


idempotenţă, zerouri acoperite anterior pentru a obţine dimensiuni maxime; 4) Minimizarea funcţiei f reprezentată în fig.2.21 se poate face prin acoperirea unităţilor şi variabilei e. Sumele logice care rezultă din grupările G1 ÷ G5 sunt b + d (G1), c¯ + d + e (G2), a¯ + b + e (G3), a ¯ + ¯b + c + ¯d (G4) şi a + ¯b + ¯d + ¯e (G5); se obţine o expresie minimizată a funcţiei f, sub forma “produs de sume”, identică cu aceea din relaţia 2.13. Minimizarea funcţiei f prin acoperirea unităţilor şi variabilei e din tabela din fig.2.21a este reprezentată în fig.2.22.

Figura 2.22 Grupările G1, G2 şi G3 acoperă unităţile din tabela de mai sus. Variabila e este acoperită de grupările G4, G5 şi G6; aceste grupări sunt condiţionate de e = 1 (G4, G5) şi de e = 0 (G6). Gruparea G3 nu este necesară deoarece este acoperită fie de G5, când e = 1, fie de G6 când e = 0. Se spune că gruparea G3 este redundantă. Expresia minimizată “sumă de produse” a funcţiei f este: G6 G1 G2 G4 G5 ¯ + bd ¯e + ¯bde + ¯ade¯ f = abcd + bc¯ d

(2.14)

Se poate demonstra şi analitic, cu ajutorul regulilor de calcul ale algebrei logice, că G3 este o grupare redundantă. Adăugând în relaţia 2.14 produsul rezultat din G3, se obţine: ¯ + bd ¯e + ¯bde + ¯ade¯) + ¯a b ¯d = f = (abcd + bc¯ d ¯ + bd ¯e) +(a + ¯a)b¯de + ¯a(b + ¯b)de¯ + ¯a b ¯d = = (abcd + bc¯ d = (abcd + bc¯ d ¯ + bd ¯e) + ab ¯de + a¯ b ¯de + ¯abde¯ + ¯a b ¯de¯ + ¯a b ¯d = = (abcd + bc¯ d ¯ + bd ¯e) + ab ¯de + a¯bde¯ + ¯a b ¯d(e + e¯ + 1) = = (abcd + bc¯ d ¯ + bd ¯e) + ab ¯de + a¯bde¯ + ¯a b ¯d(e + e¯) = = abcd + bc¯ d ¯ + bd ¯e + ¯bde + ¯ade¯.


87

O demonstraţie analitică mai “elegantă” constă în calculul următor: ¯ + bd ¯e + ¯bde + ¯ade¯) + ¯a b ¯d, f = (abcd + bc¯ d G5 G6 G3 f/a = 0, b = 0, d = 1 = (0 + 0 + 0 + e + e¯) + 1 = (e + e¯) + 1, din care rezultă că G5 şi G6 acoperă gruparea G3, adică orice combinaţie de ¯d = 1 va valori logice atribuite variabilelor a, b, c, d, e care determină a ¯b determina şi b ¯de + ¯ade¯ = 1. Ca urmare, gruparea G3 este redundantă. În fig.2.23 se aplică metoda de minimizare Karnaugh pentru o funcţie logică complet definită g, reprezentată printr-o tabelă comprimată în care apar ca valori ale funcţiei două variabile, v şi w.

Fig.2.23 Minimizarea unei funcţii cu două variabile în tabelă Problema de acoperire echivalentă cu minimizarea funcţiei definită în figura de mai sus se formulează astfel: - se acoperă toate unităţile (zerourile) din tabelă printr-un număr minim de grupări cu dimensiuni maxime; - se acoperă separat variabilele v şi w printr-un număr minim de grupări cu dimensiuni maxime, în care pot fi incluse unităţi (zerouri) acoperite anterior. Observaţie: Variabilele v şi w nu pot să facă parte din aceeaşi grupare deoarece sunt independente; prin “variabila x” se va înţelege şi complementul acesteia, x¯. În tabela din fig.2.23a, v¯ şi w ¯ pot fi acoperite fiecare în câte două moduri, prin grupări cu dimensiunea 2 în care se include o unitate din aceeaşi coloană cu variabila. Din acest motiv se pot scrie 4 expresii “sumă de produse”, cu acelaşi cost, pentru funcţia g. În conformitate cu grupările făcute, se obţine expresia:

88


G1 G2 G3 G4 G5 G6 G7 G8 g = abd + ¯a b ¯d + a¯ b ¯ c¯v + ab ¯cd ¯v + ¯acdv¯ + abcw + ¯abc¯ d ¯w + bc¯dw ¯

(2.15)

În tabela din fig.2.23b, acoperirea zerourilor şi variabilelor are soluţie unică iar expresia “produs de sume” a funcţiei g este: G1 G2 G3 G4 G5 G6 G7 g = (a+c¯+d)(a ¯+b+d ¯)(a¯+c+d)(b+d+v)(a+b¯+c¯+v¯)(b¯+d+w)(a+b ¯+c+d ¯+w ¯) (2.16) Metoda de minimizare Karnaugh se poate generaliza şi aplica oricărei funcţii complet definite printr-o tabelă în care valorile sunt 0, 1, variabile sau expresii logice. În cazul funcţiilor incomplet definite, valorile indiferente reprezintă un potenţial de reducere a complexităţii expresiilor logice minimizate “sumă de produse” sau “produs de sume”. Includerea convenabilă a valorilor indiferente în grupările prin care se acoperă atât unităţile sau zerourile cât şi variabilele sau expresiile din tabelele de reprezentare a funcţiilor, determină creşterea dimensiunilor grupărilor şi prin aceasta se simplifică produsele sau sumele logice corespunzătoare acestora. Exemplele următoare ilustrează modul de aplicare a metodei de minimizare Karnaugh pentru funcţii incomplet definite. În fig.2.24 este prezentată minimizarea unei funcţii logice h(a, b, c, d, e), ale cărei valori sunt 0, 1 şi t (valoare indiferentă), prin acoperirea unităţilor şi prin acoperirea zerourilor.

Figura 2.24 Funcţia h de mai sus poate fi reprezentată simbolic şi sub formele: h = 3(2,3,4,5,10,11,13,19,20,21,29) + 3*(0,9,12,14,18,22,26,28), h = J(1,6,7,8,15,16,17,23,24,25,27,30,31)·J*(0,9,12,14,18,22,26,28),


89

în care se specifică, prin echivalenţii zecimali, “poziţiile” unităţilor şi valorilor indiferente din tabelă, respectiv poziţiile zerourilor şi valorilor indiferente. În fig.2.24a este ilustrată minimizarea prin acoperirea unităţilor; soluţia este unică. Trei valori indiferente sunt incluse în grupările de acoperire a unităţilor şi prin aceasta au căpătat valoarea 1; celelalte valori indiferente din tabelă sunt “fixate” la valoarea 0. Expresia minimizată “sumă de produse” este: G1 G2 G3 h = cd ¯ + ¯a c¯d + ¯b c¯d

(2.17)

Costul (complexitatea) acestei expresii este 15 într-o structură în care porţile elementare au maxim 3 intrări. Modul în care au fost “utilizate” valorile indiferente a determinat ca funcţia h să nu mai depindă de variabila e. Cu ajutorul relaţiei 2.17 se poate arăta că valorile indiferente din tabelă sunt fixate fie la 0, fie la 1. De exemplu, h(0,0,0,0,0) = h(1,0,0,1,0) = t însă din relaţia 2.17 rezultă: h(0,0,0,0,0) = 0 + 0 + 0 = 0; h(1,0,0,1,0) = 0 + 0 + 1 = 1. În tabela din fig.2.24b sunt acoperite zerourile funcţiei h. Sunt două soluţii optime de acoperire care se deosebesc între ele prin G3; zeroul cu echivalentul zecimal 27 poate fi acoperit în alt mod, şi anume, poate fi grupat cu celelalte 3 elemente de pe aceeaşi linie cu el. Expresia minimizată “produs de sume”, în conformitate cu grupările din fig.2.24b, este: G1 G2 G3 h = (c + d)(c¯ + ¯d)(a¯ + ¯b + ¯d)

(2.18)

Nici această expresie nu depinde de variabila e şi are costul 14 într-o structură în care porţile elementare au maxim 3 intrări. Valorile indiferente incluse în grupările G1, G2, G3 sunt fixate la 0 iar celelalte sunt fixate la valoarea 1. De exemplu, h(0,1,0,0,1) = h(1,1,1,0,0) = t însă din relaţia 2.18 rezultă: h(0,1,0,0,1) = 0·1·1 = 0; h(1,1,1,0,0) = 1·1·1 = 1. Implementările funcţiei h pe baza relaţiilor 2.17 şi 2.18 sunt circuite cu 3 nivele de porţi, timpul total de propagare al acestora fiind Tp = 3tp. Expresiile din relaţiile 2.17 şi 2.18 mai pot fi simplificate: (rel.2.17 Y) h = cd ¯ + ¯a c¯d + ¯b c¯d = cd + cd ( a + b ) = c + d + ab ⋅ c ⋅ d (2.19) (rel.2.18 Y) h = (c + d)(c¯ + ¯d)(a¯ + ¯b + ¯d) = (c + d) ⋅ cd ⋅ abd

(2.20)

Ambele expresii obţinute au costul egal cu 10. Circuitele corespunzătoare relaţiilor 2.19 şi 2.20 au 3 şi respectiv 2 nivele de porţi şi sunt reprezentate în fig.2.25a şi respectiv b. În general, expresiile minimizate de forma “produs de

90


sume” sau “sumă de produse” mai pot fi simplificate însă aceasta conduce la creşterea numărului nivelelor de porţi din structurile circuitelor, adică la micşorarea vitezei de operare.

Figura 2.25 În fig.2.26 este prezentată minimizarea unei funcţii logice Q(a,b,c,d,e,f) ale cărei valori sunt 0, 1, t şi variabilele e, f.

Figura 2.26 În tabela din fig.2.26a sunt acoperite unităţile cu grupările G1 şi G2, variabla e este acoperită cu G3 şi G4 iar variabila f este acoperită cu G5 şi G6; soluţia problemei de acoperire este unică. Două valori indiferente au fost incluse în grupările făcute: una face parte din G3, G4, G6 şi este fixată la 1, deoarece numai această valoare poate fi grupată şi cu e şi cu e¯, iar cealaltă face parte din G5 şi capătă valoarea f. Valoarea indiferentă care nu este inclusă în nici o grupare este fixată la 0. Aceste afirmaţii pot fi demonstrate cu ajutorul expresiei minimizate “sumă de produse” a funcţiei Q:

91


G1 G2 G3 G4 G5 G6 Q = abd + b¯ c¯ d ¯ + ab ¯e + ¯b c¯ e¯ + bdf + ac¯ ¯f Q(1,0,0,1,e,f) = 0 + 0 Q(0,1,1,1,e,f) = 0 + 0 Q(0,0,1,0,e,f) = 0 + 0

(2.21)

+ e + ¯ e + 0 + ¯f = 1, + 0 + 0 + f + 0 = f, + 0 + 0 + 0 + 0 = 0.

În tabela din fig.2.26b numai gruparea G1 acoperă strict zerouri. Zeroul din prima linie este acoperit fie de G2, când e = 0, fie de G3 când e = 1; zeroul din prima coloană este acoperit fie de G4, când f = 0, fie de G5 când f = 1. Valorile indiferente incluse în G2 şi G4 au valorile e şi respectiv f iar valoarea indiferentă care nu este inclusă în nici o grupare este fixată la 1. Aceste afirmaţii pot fi demonstrate cu ajutorul expresiei minimizate “produs de sume” a funcţiei Q: G1 G2 G3 G4 G5 Q = (b ¯+c¯+d)(b+c¯+e)(a+b+d¯+e¯)(a+b¯+f)(b ¯+d+f¯) Q(0,0,1,0,e,f) = Q(0,1,1,1,e,f) = Q(1,0,0,1,e,f) =

1 1 1

· · ·

e 1 1

· · ·

1 1 1

· · ·

1 f 1

· · ·

1 1 1

(2.22)

= e, = f, = 1.

Acoperirea efectuată în tabela din fig.2.26b este optimă şi unică; variabila e¯ poate fi acoperită şi în alt mod, prin gruparea ei cu valoarea indiferentă din coloana a 2-a, însă în acest caz zeroul din prima linie nu ar mai fi acoperit şi deci ar fi necesară încă o grupare pentru acoperirea acestuia. Metoda de minimizare Karnaugh se aplică mai greu în cazul tabelelor cu dimensiuni mari. Datorită numărului mare de grupări care pot fi necesare într-o astfel de tabelă, nu se poate garanta soluţia optimă de acoperire; pe de o parte, numărul variantelor de acoperire este mare iar pe de altă parte trebuie analizate grupările făcute anterior pentru a le elimina pe cele redundante. 2.3.2 Metoda de minimizare Quine-McCluskey Fie g(a, b, c, d, e) o funcţie logică definită complet fie prin specificarea mintermenilor (valorilor 1), fie prin specificarea maxtermenilor(valorilor 0): g = 3(0, 1, 3, 7, 8, 11, 12, 13, 20, 21, 22, 23, 27, 30) (2.23) sau g = J(2, 4, 5, 6, 9, 10, 14, 15, 16, 17, 18, 19, 24, 25, 26, 28, 29, 31) (2.24) Echivalenţii binari abcde(2) ai numerele zecimale din aceste două relaţii reprezintă combinaţiile de 5 biţi care, fiind atribuite variabilelor, determină

92


valorile funcţiei g (1 în relaţia 2.23 şi 0 în relaţia 2.24). Minimizarea funcţiei g în forma “sumă de produse” sau “produs de sume” se realizează prin acoperirea optimă a unităţilor sau a zerourilor din tabela de adevăr, operaţie care este echivalentă cu gruparea optimă a mintermenilor sau a maxtermenilor din expresiile canonice ale funcţiei. Între numerele binare abcde(2) şi mintermenii sau maxtermenii care se pot scrie cu variabilele a, b, c, d, e există o corespondenţă biunivocă; de exemplu, 10011 ¯ + b + c + ¯d + ¯e . corespunde mintermenului ab ¯ c¯de şi maxtermenului a Identificarea mintermenilor sau a maxtermenilor care pot fi incluşi în aceeaşi ¯cd ¯e pot fi grupare se face prin comparaţii. Astfel, mintermenii ab ¯cd ¯ e¯ şi ab grupaţi deoarece se deosebesc numai prin variabila e; rezultatul acestei grupări este partea comună a mintermenilor, adică produsul logic ab ¯cd¯. Un rezultat echivalent cu acesta se poate obţine prin “gruparea” numerelor binare 10100 şi 10101; aceste numere se deosebesc printr-un singur bit, cel mai puţin semnificativ, iar rezultatul grupării lor se consideră partea comună 1010-. Caracterul “-”, utilizat în locul bitului prin care se deosebesc numerele, este necesar pentru păstrarea corespondenţei cu produsele sau sumele logice şi indicarea variabilei eliminate (e în acest caz). Dacă două numere binare a1b1c1d1e1 şi a2b2c2d2e2 se deosebesc printr-un singur bit, atunci: a1 + b1 + c1 + d1 + e1 = a2 + b2 + c2 + d2 + e2 ± 1 = S2 ±1 S1

(2.25)

Operaţia “+” din această relaţie este adunarea în baza 10. Condiţia 2.25 este uşor de verificat şi permite reducerea numărului de comparaţii care trebuie efectuate înainte de realizarea grupărilor. Numerele abcde(2), corespunzătoare mintermenilor şi respectiv maxtermenilor specificaţi în relaţiile 2.23 şi 2.24, sunt ordonate în tabelele din fig.2.27a,b pe intervale, în ordine crescătoare a sumei cifrelor S (S = a + b + c + d + e). Din aceste tabele se determină toate grupările posibile, prin comparaţii numai între numerele situate în intervale consecutive; sunt inutile, de exemplu, comparaţiile dintre numerele binare care au suma cifrelor 1 şi respectiv 4. Toate grupările de câte 2 numere binare şi rezultatele acestora sunt prezentate în tabelele din fig.2.28a,b. Observaţii: 1) G(3, 11) reprezintă gruparea (00011, 01011) iar rezultatul acestei grupări este 0-011; cifra din rangul 3 prin care se deosebesc numerele grupate şi care este înlocuită cu caracterul “-” este indicată în mod indirect şi de diferenţa ∆ = 11 - 3 = 8 = 23. k Condiţia ∆ = 2 este necesară; prin calcularea diferenţei ∆ se mai pot elimina operaţii de comparare. De exemplu, numerele 8 şi 3 (fig.2.27a) fac parte din intervale consecutive, S = 1 şi respectiv S = 2, însă ∆ = 8 - 3 = 5 nu este o putere a lui 2.

93


g = 3(mintermeni) zecimal S abcde 0 00000 0 1 00001 1 1 01000 8 2 00011 3 2 01100 12 2 10100 20 3 00111 7 3 01011 11 3 01101 13 3 10101 21 3 10110 22 4 10111 23 4 11011 27 4 11110 30

g = J(maxtermeni) zecimal S abcde 2 1 00010 4 1 00100 16 1 10000 5 2 00101 6 2 00110 9 2 01001 10 2 01010 17 2 10001 18 2 10010 24 2 11000 14 3 01110 19 3 10011 25 3 11001 26 3 11010 28 3 11100 15 4 01111 29 4 11101 31 5 11111

(a)

(b) Figura 2.27

Înseamnă că 8 şi 3 nu pot face parte din aceeaşi grupare; această decizie se ia fără a se compara bit cu bit numerele 01000 şi 00011. Dacă pentru două numere din intervale consecutive rezultă ∆ = 2k atunci aceste numere urmează să fie comparate bit cu bit. De exemplu, numerele 18 şi 14 (fig.2.27b) fac parte din intervale consecutive, S = 2 şi respectiv S = 3, iar ∆ = 18 - 14 = 4 = 22; condiţiile necesare (S, ∆) sunt îndeplinite însă 18 şi 14 nu pot face parte din aceeaşi grupare, decizie care se ia după compararea numerelor binare 10010 şi 01110. 2) Grupările efectuate şi prezentate în tabelele din fig.2.28 sunt ordonate tot pe intervale, după suma cifrelor rămase. 3) Toate numerele din tabelele din fig.2.27 sunt incluse cel puţin într-o grupare în tabelele din fig.2.28; aceasta nu este însă o situaţie obligatorie. În cazul altor funcţii este posibil ca anumite numere să nu se poată grupa, adică mintermenii

94


sau maxtermenii corespunzători acestor numere nu se pot grupa şi vor face parte din expresiile minimizate “sumă de produse”, respectiv “produs de sume” ale funcţiilor. g = J(maxtermeni) grupare ∆ S abcde G(2, 6) 4 1 00-10 G(2, 10) 8 1 0-010 G(2, 18) 16 1 -0010 G(4, 5) 1 1 0010G(4, 6) 2 1 001-0 G(16, 17) 1 1 1000G(16, 18) 2 1 100-0 G(16, 24) 8 1 1-000 G(6, 14) 8 2 0-110 G(9, 25) 16 2 -1001 G(10, 14) 4 2 01-10 G(10, 26) 16 2 -1010 G(17, 19) 2 2 100-1 G(17, 25) 8 2 1-001 G(18, 19) 1 2 1001G(18, 26) 8 2 1-010 G(24, 25) 1 2 1100G(24, 26) 2 2 110-0 G(24, 28) 4 2 11-00 G(14, 15) 1 3 0111G(25, 29) 4 3 11-01 G(28, 29) 1 3 1110G(15, 31) 16 4 -1111 G(29, 31) 2 4 111-1

g = 3(mintermeni) grupare ∆ S abcde G(0, 1) 1 0 0000G(0, 8) 8 0 0-000 G(1, 3) 2 1 000-1 G(8, 12) 4 1 01-00 G(3, 7) 4 2 00-11 G(3, 11) 8 2 0-011 G(12, 13) 1 2 0110G(20, 21) 1 2 1010G(20, 22) 2 2 101-0 G(7, 23) 16 3 -0111 G(11, 27) 16 3 -1011 G(21, 23) 2 3 101-1 G(22, 23) 1 3 1011G(22, 30) 8 3 1-110

(a)

(b) Figura 2.28

Grupările din tabelele de mai sus au dimensiunea 2. Unele grupări mai pot fi la rândul lor grupate. De exemplu, rezultatele grupărilor G(20, 21) şi G(22, 23)

95


din fig.2.28a, 1010- şi respectiv 1011-, se deosebesc printr-un singur bit; în baza aceleiaşi reguli de grupare, G(20, 21) şi G(22, 23) pot forma o grupare cu dimensiunea 4 notată G(20, 21, 22, 23). Rezultatul acestei grupări este partea comună a grupărilor componente, adică 101- -. Corespondenţa dintre aceste grupări şi produsele logice este următoarea: ( G(20, 21), G(22, 23) ) = G(20, 21, 22, 23) ab¯cd ¯ + ab ¯cd = ab ¯c În etapa de grupare următoare, condiţiile necesare (S, ∆) sunt din nou utilizate pentru reducerea numărului de comparaţii. Astfel, sunt utile numai comparaţiile dintre grupările care au aceeaşi valoare ∆ şi sunt situate în intervale consecutive în tabela cu grupările curente. Noua tabelă a grupărilor conţine grupările mai vechi, care nu mai pot fi la rândul lor grupate, precum şi grupările noi, a căror dimensiune s-a dublat după fiecare etapă de grupare. Grupările sunt ordonate în continuare pe intervale, după suma cifrelor rămase. Diferenţa ∆ va avea o coordonată în plus pentru noile grupări, prin care se indică noua cifră eliminată; de exemplu, G(20, 21) şi G(22, 23) au ∆ = 1 iar G(20, 21, 22, 23) are ∆ = (2,1). Toate coordonatele diferenţei ∆ sunt puteri ale lui 2. Rezultatele grupărilor efectuate în tabela din fig.2.28a sunt prezentate în tabela din fig.2.29. g = 3(mintermeni) grupare ∆ S G(0, 1) 1 0 G(0, 8) 8 0 G(1, 3) 2 1 G(8, 12) 4 1 G(3, 7) 4 2 G(3, 11) 8 2 G(12, 13) 1 2 G(20, 21, 22, 23) (2, 1) 2 G(7, 23) 16 3 G(11, 27) 16 3 G(22, 30) 8 3

abcde 00000-000 000-1 01-00 00-11 0-011 0110101- -0111 -1011 1-110

Figura 2.29 Gruparea G(20, 21, 22, 23) a fost obţinută în două moduri: G(20, 21, 22, 23) = ( G(20, 21), G(22, 23) ) = ( G(20, 22), G(21, 23) ).

96


Grupările care sunt incluse în această grupare cu dimensiunea 4 nu mai sunt necesare şi au fost excluse din tabela din fig.2.29. Grupările din această tabelă nu mai pot fi la rândul lor grupate. Rezultatele grupărilor efectuate în tabela din fig.2.28b sunt prezentate în tabela din fig.2.30. Alte grupări în afară de acestea nu mai sunt posibile. g = J(maxtermeni) grupare ∆ S G(2, 6, 10, 14) (8, 4) 1 G(2, 10, 18, 26) (16, 8) 1 G(4, 5) 1 1 G(4, 6) 2 1 G(16, 17, 18, 19) (2, 1) 1 G(16, 17, 24, 25) (8, 1) 1 G(16, 18, 24, 26) (8, 2) 1 G(9, 25) 16 2 G(24, 25, 28, 29) (4, 1) 2 G(14, 15) 1 3 G(15, 31) 16 4 G(29, 31) 2 4

abcde 0- -10 - -010 0010001-0 100- 1-001-0-0 -1001 11-00111-1111 111-1

Figura 2.30 Grupările marcate (bold) în tabelele din fig.2.29 şi 2.30 nu sunt necesare şi pot fi eliminate deoarece toate numerele zecimale care fac parte din aceste grupări se regăsesc cel puţin într-o altă grupare nemarcată, care va fi luată în considerare. De exemplu, în tabela de mai sus gruparea marcată G(2, 10, 18, 26) este acoperită de grupările nemarcate G(2, 6, 10, 14) şi G(16, 18, 24, 26). Expresiile logice cu complexităţi minime “sumă de produse” şi “produs de sume” se pot scrie în mod direct pe baza grupărilor nemarcate din tabelele din fig.2.29 şi respectiv 2.30: g = ¯a b ¯ c¯ d ¯ + ¯a c¯ d ¯ e¯ + ¯a b ¯ d e + ¯a b c d ¯ + ab ¯ c + b c¯ d e + a c d e¯

(2.26)

g = (a+d ¯+e)(a+b+c¯+d)(a¯+b+c)(a ¯+c+e)(b ¯+c+d+e¯)(a¯+b ¯+d)(b ¯+c¯+d ¯+e¯) (2.27) Costurile acestor expresii mai pot fi reduse, însă în dauna vitezei de operare (compromisul arie-viteză). Făcând abstracţie de limitarea numărului de intrări


97

într-o poartă logică elementară, implementarea expresiei 2.26 reprezintă un circuit cu 3 nivele de porţi şi costul 39. Expresia 2.26 poate fi prelucrată astfel: g = ¯a b ¯ c¯ d ¯ + ¯a c¯ d ¯ e¯ + ¯a b ¯ d e + ¯a b c d ¯ + ab ¯ c + b c¯ d e + a c d e¯ = ¯ c¯ d ¯ + ¯a c¯ d ¯ e¯ + ¯a b c d ¯) + (a¯ b ¯ d e + b c¯ d e) + (a b ¯ c + a c d e¯) = = (a ¯b ¯(b¯ c¯ + ¯c e¯ + b c) + de(a ¯b ¯ + b c¯) + ac(b ¯ + d e¯) = = ¯a d = a + d ⋅ ( c + be + bc) + de ⋅ ( a + b + bc) + ac ⋅ b(d + e)

(2.28)

Implementarea expresiei 2.28 produce un circuit cu 5 nivele de porţi şi costul 33. Circuitul este compus numai din porţi logice elementare şi este reprezentat în fig.2.31.

Fig.2.31 Implementarea expresiei 2.28 Exemplul următor ilustrează aplicarea metodei de minimizare QuineMcCluskey pentru o funcţie logică incomplet definită f(a, b, c, d, e). Întrucât nu există deosebiri între minimizările celor două forme canonice, se vor specifica numai valorile 1 şi t ale funcţiei: f = 3(2,3,5,6,8,10,12,13,14,16,20,22,25,29) + 3*(9,18,23,24,27,28)

(2.29)

98


Ca şi în cazul metodei de minimizare Karnaugh, valorile indiferente vor fi utilizate pentru mărirea dimensiunilor grupărilor prin care se acoperă valorile 1. Echivalenţii binari ai numerelor zecimale din relaţia 2.29 sunt ordonaţi pe intervale, în ordine crescătoare a sumei cifrelor S = a + b + c + d + e, în tabela din fig.2.32a; numerele zecimale marcate cu * corespund valorilor indiferente. Grupările cu dimensiunea 2 sunt prezentate în tabela din fig.2.32b. f = 3(mintermeni) zecimal S abcde 2 1 00010 8 1 01000 16 1 10000 3 2 00011 5 2 00101 6 2 00110 2 01001 9* 10 2 01010 12 2 01100 2 10010 18* 20 2 10100 2 11000 24* 13 3 01101 14 3 01110 22 3 10110 25 3 11001 3 11100 28* 4 10111 23* 4 11011 27* 29 4 11101

(a)

f = 3(mintermeni) grupare ∆ S abcde G(2, 3) 1 1 0001G(2, 6) 4 1 00 -10 8 1 0 -010 G(2, 10) 16 1 - 0010 G(2, 18*) 1 1 0100 G(8, 9*) G(8, 10) 2 1 010 -0 G(8, 12) 4 1 01 -00 16 1 - 1000 G(8, 24*) G(16, 18*) 2 1 100- 0 G(16, 20) 4 1 10- 00 G(16, 24*) 8 1 1- 000 G(5, 13) 8 2 0- 101 8 2 0- 110 G(6, 14) G(6, 22) 16 2 - 0110 4 2 01- 01 G(9*, 13) 16 2 - 1001 G(9*, 25) G(10, 14) 4 2 01- 10 G(12, 13) 1 2 0110 G(12, 14) 2 2 011- 0 G(12, 28*) 16 2 - 1100 G(18*, 22) 4 2 10- 10 G(20, 22) 2 2 101- 0 G(20, 28*) 8 2 1- 100 G(24*, 25) 1 2 1100 G(24*, 28*) 4 2 11- 00 G(13, 29) 16 3 - 1101 G(22, 23*) 1 3 1011 G(25, 27*) 2 3 110- 1 G(25, 29) 4 3 11- 01 G(28*, 29) 1 3 1110 (b) Figura 2.32

99


Grupările cu dimensiunea 4 efectuate în a 2-a etapă de grupare, în tabela din fig.2.32b, sunt prezentate în tabela din fig.2.33; au fost eliminate numai grupările cu dimensiunea 2 care au format grupările cu dimensiunea 4. f = 3(mintermeni) ∆ grupare G(2, 3) 1 G(2, 6, 10, 14) (8,4) G(2, 6, 18*, 22) (16,4) G(8, 9*, 12, 13) (4,1) G(8, 9*, 24*, 25) (16,1) G(8, 10, 12, 14) (4,2) G(8, 12, 24*, 28*) (16,4) G(16, 18*, 20, 22) (4,2) G(16, 20, 24*, 28*) (8,4) G(5, 13) 8 G(9*, 13, 25, 29) (16,4) (16,1) G(12, 13, 28*, 29) G(24*, 25, 28*, 29) (4,1) G(22, 23*) 1 G(25, 27*) 2

S 1 1 1 1 1 1 1 1 1 2 2 2 2 3 3

abcde 00010 - -10 - 0 -10 01- 0 - 100 01- -0 - 1 -00 10- - 0 1- - 00 0- 101 - 1- 01 - 110 11- 0 1011 110- 1

Figura 2.33 Grupările cu dimensiunea 8 efectuate în a 3-a etapă de grupare, în tabela din fig.2.33, sunt prezentate în tabela din fig.2.34; au fost eliminate numai grupările cu dimensiunea 4 care au format grupările cu dimensiunea 8. Aceasta a fost ultima etapă de efectuare a grupărilor. Grupările marcate (bold) pot fi eliminate deoarece sunt acoperite de grupările nemarcate. Se obţine următoarea expresie minimizată, în forma “sumă de produse”, pentru funcţia f: f = ab cd + ade + bd + ab e + acde + ab cd + abce

(2.30)

Produsele logice din expresia de mai sus sunt scrise în ordinea grupărilor nemarcate din tabela din fig.2.34, de la G(2, 3) la G(25, 27*). În comparaţie cu metoda de minimizare Karnaugh, metoda QuineMcCluskey este mai puţin intuitivă şi necesită un efort de calcul “manual” mai

100


f = 3(mintermeni) ∆ G(2, 3) 1 G(2, 6, 10, 14) (8,4) G(2, 6, 18*, 22) (16,4) G(8, 9*, 12, 13, 24*, 25, 28*, 29) (16,4,1) G(8, 10, 12, 14) (4,2) G(16, 18*, 20, 22) (4,2) G(16, 20, 24*, 28*) (8,4) G(5, 13) 8 G(22, 23*) 1 G(25, 27*) 2 grupare

S 1 1 1 1 1 1 1 2 3 3

abcde 00010 - -10 - 0 -10 - 1- 0 01- -0 10- - 0 1- - 00 0- 101 1011 110- 1

Figura 2.34 mare. Funcţiile definite prin tabele comprimate trebuie mai întâi expandate, adică trebuie precizate toate valorile 1 sau 0 şi cele indiferente în mod explicit, pentru a putea fi minimizate prin metoda Quine-McCluskey. Această metodă de minimizare este însă una algoritmică, ceea ce o face mai uşor de automatizat şi de integrat în programele de sinteză logică.

2.4 Minimizarea sistemelor de funcţii Prin implementarea unei expresii canonice 3(mintermeni) sau J(maxtermeni) se obţine, în general, un circuit logic cu 3 nivele de porţi. Structuri logice cu 3 nivele de porţi se obţin şi prin implementarea expresiilor minimizate “sumă de produse” sau “produs de sume”, dar cu un consum de arie mai mic. Se poate spune că viteza maximă de operare care se poate obţine pentru un circuit combinaţional este 1/3tp, în ipoteza că timpul de propagare prin orice poartă a circuitului are valoarea tp. În cazul circuitelor care au un număr relativ mare de intrări nu se poate obţine, de obicei, viteza de operare 1/3tp deoarece nu toate produsele sau sumele logice care apar în expresiile minimizate pot fi implementate direct cu porţi elementare. Între viteza de operare a unui circuit şi aria ocupată de acesta pe chip se pot face “compromisuri”: se poate reduce aria ocupată dacă se acceptă nivele suplimentare de porţi în structură, adică se acceptă micşorarea vitezei de operare, şi se poate creşte viteza de operare dacă se acceptă un consum de arie mai mare. Exemplul următor ilustrează un astfel de compromis.

101


Fie Q(a,b,c,d,e,f,g) o funcţie logică reprezentată analitic prin expresia logică: Q = ab + ac(d + ef + eg)

(2.31)

Această expresie este echivalentă cu expresiile din relaţiile 2.32 şi 2.33. Q = ab + acd + acef + aceg

(2.32)

Q = a(b + c(d + e(f +g)))

(2.33)

Implementările funcţiei Q corespunzătoare acestor trei relaţii sunt reprezentate în fig.2.35a, b şi respectiv c.

Figura 2.35

102


Circuitul din fig.2.35a are 4 nivele de porţi şi costul 14. O creştere a vitezei de operare, prin micşorarea numărului nivelelor de porţi la 2, se obţine în cazul circuitului din fig.2.35b; aria ocupată este însă mai mare, costul acestui circuit fiind 17. O reducere a suprafeţei ocupate pe chip, în comparaţie cu circuitul din fig.2.35a, se obţine în cazul circuitului din fig.2.35c al cărui cost este 12; acest circuit are însă 6 nivele de porţi, deci o viteză de operare mai mică. De obicei, în proiectarea unui circuit digital, viteza de operare are întâietate faţă de aria ocupată. Optimizarea la nivel global a unui circuit integrat după o anumită fază de sinteză-analiză, în sensul reducerii ariei totale ocupate, este posibilă fără micşorarea vitezei maxime de operare. Utilizat în anumite porţiuni ale circuitului, compromisul viteză-arie determină o reducere locală de arie şi o micşorare a vitezei de operare locală; reducerea locală de arie este echivalentă cu o reducere globală de arie însă, reducerea în anumite limite a vitezei de operare pentru unele blocuri din structura circuitului nu implică în mod obligatoriu scăderea vitezei globale de operare. Un exemplu este prezentat cu ajutorul detaliilor structurale din fig.2.36.

Figura 2.36 Circuitul combinaţional din figura de mai sus are n intrări şi r ieşiri şi este compus din 5 blocuri. Viteza maximă de operare a circuitului este determinată de calea cea mai lungă de la intrările X până la ieşirile Z; lungimea unei căi reprezintă numărul de porţi logice elementare din care este formată acea cale. Căile cu lungimea cea mai mare dintr-un circuit sunt numite căi critice din punct de vedere al vitezei de operare. Dacă nici o cale critică nu trece prin blocul B4, atunci acest bloc poate fi optimizat pentru a ocupa o suprafaţă mai mică. Prin această operaţie cresc în lungime căile de la X la Z care trec prin B4; atât timp cât lungimile acestor căi nu depăşesc valoarea critică, viteza globală de operare a circuitului nu este afectată de optimizarea blocului B4.


103

Un circuit sau un bloc din structura unui circuit, implementează de obicei mai multe funcţii logice; fiecărei ieşiri îi corespunde o funcţie. În etapa de modelare a circuitului (blocului), aceste funcţii sunt privite ca un sistem în mod implicit, prin tehnicile de codificare utilizate. În paragraful anterior au fost prezentate metode de minimizare individuală a funcţiilor logice şi nu de minimizare colectivă. Minimizarea unui sistem de funcţii nu este echivalentă, în general, cu minimizarea independentă a fiecărei funcţii în parte; prin minimizarea unui sistem de funcţii se poate obţine un cost total mai mic decât suma costurilor funcţiilor minimizate separat. Principiul de minimizare a sistemelor de funcţii este sugerat în fig.2.37.

Fig.2.37 Principiul de minimizare a sistemelor de funcţii Funcţiile v(X) şi w(X) minimizate individual au costurile Cv şi respectiv Cw. Circuitul din fig.2.37a conţine două subcircuite disjuncte care realizează funcţiile logice v şi respectiv w şi are costul total C = Cv + Cw. Dacă în expresiile minimizate ale celor două funcţii există sume, produse sau subexpresii logice identice, atunci subcircuitele care implementează aceste subexpresii pot fi utilizate o singură dată la nivelul întregului circuit, după cum se arată în fig.2.37b. Costul total al circuitului în acest caz este C = Cv + Cw Cvw; cu Cvw s-a notat costul părţii comune expresiilor v(X) şi w(X). Prin minimizarea individuală a funcţiilor v şi w se obţin, în general, valori mici ale costului Cvw iar structura circuitului se apropie mai mult de aceea reprezentată în fig.2.37a. Valori mai mari ale costului Cvw pot fi “forţate” prin prelucrarea convenabilă a expresiilor v(X) şi w(X) minimizate individual, astfel încât noile expresii obţinute V(X) şi W(X), echivalente cu v(X) şi respectiv w(X), să aibă o parte comună mai mare. Această operaţie este mai eficientă şi mai uşor

104


de realizat dacă este permisă creşterea numărului nivelelor de porţi, adică scăderea vitezei de operare. Costurile expresiilor V(X) şi W(X) sunt de obicei mai mari decât cele minime însă costul total al circuitului poate să scadă semnificativ: CV + CW - CVW >> Cv + Cw - Cvw

(2.34)

Principiul de minimizare din fig.2.37 poate fi aplicat şi în alte moduri. De exemplu, în loc să se prelucreze expresiile funcţiilor v şi w minimizate individual, se pot minimiza funcţiile concomitent (concurent, interdependent), astfel încât să se efectueze cât mai multe grupări în tabela funcţiei v care să fie incluse în grupări din tabela funcţiei w şi invers; procedând astfel, rezultatele obţinute prin minimizare sunt chiar expresiile V(X) şi W(X). Ca exemplu de minimizare a unui sistem de funcţii prin prelucrarea expresiilor minimizate individual, va fi definit şi sintetizat blocul B4 din structura circuitului desenat în fig.2.36. Acest bloc implementează trei funcţii f, g, h de variabile a, b, c şi d. La rândul lor, variabilele a, b, c, d sunt funcţii care depind de variabile din mulţimea X. Chiar dacă la intrările blocului B1 se aplică toate combinaţiile posibile de n biţi, se presupune că la ieşirile a, b, c, d se obţin numai 13 combinaţii din cele 16 posibile. Funcţionarea blocului B4 este descrisă prin tabelele din fig.2.38.

abcd 0000 0001 0011 0100 0110 0111 1000 1001 1010 1100 1101 1110 1111

f 1 0 0 1 0 1 1 0 1 0 1 0 1

g 1 0 1 0 1 1 0 0 1 1 1 0 0

Figura 2.38

h 1 1 0 1 1 1 0 1 1 0 0 0 1

105


Valorile funcţiilor f, g şi h corespunzătoare combinaţiilor care nu apar în tabelele de mai sus (abcd = 0010, 0101 şi 1011) pot fi considerate indiferente. Minimizările individuale ale acestor funcţii, prin metoda Karnaugh, sunt prezentate în fig.2.39.

Figura 2.39 Expresiile “sumă de produse” cu costuri minime ale funcţiilor f, g şi h sunt: G1f G2f G3f f = bd + ¯b d ¯ + ¯a c¯ d ¯

(2.35)

G1g G2g G3g G4g g = ¯ac + ¯bc + ¯a b ¯d ¯ + abc¯

(2.36)

G1h G2h G3h G4h G5h h = ¯a c¯ + ¯ab + bcd + ab ¯c + ab ¯d

(2.37)

Costurile acestor expresii sunt Cf = 14, Cg = 18 şi Ch = 21 iar suma lor este C = 53. Prin compararea relaţiilor 2.35, 2.36 şi 2.37 se pot identifica următoarele părţi comune: G1f e G3h , G2f e G3g , G2g e G4h , G1h e G3f. Aceste părţi comune sunt marcate în sistemul 2.38 format din funcţiile f, g, h: ¯+a ¯ c¯ ·d ¯ f = bd + b ¯d g = ¯ac + b ¯c + ¯a·b ¯d ¯ + abc¯ h=a ¯ c¯ + ¯ab + c·bd + a·b ¯c + ab ¯d

(2.38)

106


Noile costuri ale funcţiilor sunt Cf = 15, Cg = 19 şi Ch = 23. Ţinând cont de faptul că şi inversoarele cu care se obţin complementele variabilelor a ¯, ¯b, ¯c , ¯d aparţin părţii comune, costul implementării sistemului de funcţii 2.38 este CB4 = 12parte comună + 5f + 11g + 14h = 42 < 53. Structura blocului B4, la nivel de poartă logică, este reprezentată în fig.2.40.

Figura 2.40

Faţă de implementarea separată a fiecărei funcţii, circuitul din fig.2.40 are în plus un nivel de porţi însă are un cost mai mic cu 11.

107


Un exemplu de minimizare concurentă a unui sistem de funcţii este prezentat în fig.2.41b.

Figura 2.41 Funcţiile P, Q, R sunt minimizate independent în fig.2.41a. Expresiile “sumă de produse” cu costuri minime corespunzătoare acestor funcţii sunt: G1P G2P G3P P = ¯abd¯ + ac¯d + ¯bd, = 15 (2.39) G1Q G2Q G3Q G4Q Q = abc¯ + ¯acd + ab ¯c + ¯abc, CQ = 19

(2.40)

G1R G2R G3R R = ¯abc¯ + ¯a c¯d + abc, CR = 14

(2.41)

108


În afară de inversoarele cu care se obţin complementele variabilelor, aceste expresii nu au părţi comune iar costul implementării sistemului de funcţii P, Q, R este 43. Există mai multe variante de acoperire optimă a unităţilor din tabelele funcţiilor P, Q, R; costurile oricărei variante sunt apoximativ egale cu cele specificate în relaţiile 2.39÷2.41. Soluţia de minimizare aleasă este cea mai defavorabilă deoarece costul sistemului de funcţii în acest caz este aproximativ egal cu suma costurilor celor 3 funcţii. Minimizarea concurentă a funcţiilor este realizată în fig.2.41b. Prima grupare efectuată, G1, este gruparea cu dimensiunea cea mai mare; altă grupare cu dimensiunea 4 nu este posibilă în nici una din cele 3 tabele. Următoarele două grupări efectuate, G2 şi G3, sunt incluse în G1. Grupările G4, G7, G9 şi G10 sunt grupări “rigide”, în sensul că pentru unităţile incluse în acestea nu există alte variante optime de acoperire. Grupările G5 şi G6 sunt incluse în G4 iar G8 este inclusă în G7. Grupările G2, G3, G5, G6 şi G8 sunt grupări “flexibile” în sensul că pentru unităţile incluse în acestea există şi alte variante optime de acoperire; prin efectuarea acestor grupări se obţine un maxim pentru partea comună a funcţiilor P, Q, R iar sistemul de funcţii are un cost minim. Expresiile “sumă de produse” corespunzătoare grupărilor din fig.2.41b sunt: G1 G4 G8 P=b ¯d + a ¯bd¯ + abc¯, = 15 G2 G5 G7 G9 Q=a ¯b ¯d + a ¯bd¯ + abc¯ + ab ¯c, CQ = 20

(2.42)

G3 G6 G10 R=b ¯ c¯d + a ¯bd¯ + abc, CR = 16 În sistemul 2.42 sunt marcate (bold) părţile comune ale expresiilor. Costul implementării sistemului de funcţii P, Q, R este: C = 12parte comună + 3P + 9Q + 8R = 32 < 43. Structura la nivel de poartă logică a circuitului care implementează sistemul 2.42 este reprezentată în fig.2.42. Cu ajutorul acestui exemplu se pot formula următoarele reguli de minimizare concurentă a funcţiilor logice, adică de minimizare a sistemelor de funcţii: 1) se efectuează întâi grupările “rigide” pentru toate funcţiile sistemului; 2) se efectuează apoi grupările “flexibile” care pot fi incluse în grupările rigide; 3) se efectuează grupările flexibile rămase, adică acelea care nu pot fi incluse în grupările rigide, astfel încât între acestea să existe cât mai multe relaţii de incluziune.

109


Figura 2.42 Observaţie: Termenul “grupare” are semnificaţia de acoperire optimă a zerourilor, unităţilor sau variabilelor din tabelele de reprezentare a funcţiilor; acoperire optimă înseamnă grupare cu dimensiune 2k maximă. Valorile indiferente dintr-o tabelă pot să contribuie atât la creşterea dimensiunilor grupărilor cât şi la mărirea flexibilităţii acestora.

2.5 Hazardul circuitelor combinaţionale După cum s-a menţionat în paragraful 2.1, timpul de propagare tp printr-o poartă logică depinde atât de structura şi caracteristicile porţii cât şi de contextul în care operează poarta. Fiecărei căi de propagare a valorilor logice, de la intrările unui circuit către ieşirile acestuia, îi corespunde un timp de

110


propagare Tp în care se acumulează toate întârzierilor porţilor din calea respectivă. Calea cu întârzierea Tp cea mai mare este o cale critică din punct de vedere al vitezei de operare. În general, timpii de propagare pe căi distincte au valori diferite. Acest lucru este schiţat în fig.2.43; reprezentarea este simplificată întrucât există, de obicei, mai multe căi de propagare de la o aceeaşi intrare la ieşirea F.

Figura 2.43 Regimul normal de operare al circuitului din fig.2.43 constă în modificarea periodică a valorilor logice aplicate la intrările X şi observarea rezultatelor la ieşirea F. Răspunsul circuitului nu este instantaneu; valoarea logică validă de la ieşire, corespunzătoare unei noi combinaţii de intrare, se obţine cu o anumită întârziere. Această întârziere este determinată de una sau de mai multe căi de propagare din circuit. Intervalul de timp dintre un moment la care se aplică o nouă combinaţie de intrare şi momentul la care se obţine o valoare logică stabilă la ieşire defineşte un regim tranzitoriu; acesta face parte din regimul normal de operare. Pe durata regimurilor tranzitorii valorile de ieşire nu trebuie luate în considerare din cel puţin două considerente: pe de o parte este posibil ca acestea să nu fie valide (LOW sau HIGH) şi pot fi interpretate în mod diferit de circuitele care le utilizează ca mărimi de intrare, iar pe de altă parte aceste valori pot să aibă nivele valide dar eronate. În fig.2.44 sunt reprezentate diferite răspunsuri tranzitorii ale circuitului combinaţional din fig.2.43; X1 ÷ X7 sunt combinaţii de n biţi, nu neapărat distincte, dar aplicate la intrările circuitului astfel încât cele consecutive să fie distincte. Fiecare combinaţie de intrare este menţinută o durată T. Regimurile tranzitorii au duratele ∆t12, ∆t23, ..., ∆t67. Impulsurile din intervalele ∆t23, ∆t34, ∆t45 şi ∆t67 poartă denumirea de hazard; generarea acestor impulsuri se datorează unui sistem complex de relaţii care există între întârzierile porţilor, capacităţile parazite, cuplajele capacitive, decalajele dintre fronturile variabilelor de intrare, fanout-ul şi puterea surselor de semnal etc.

111


Fig.2.44 Semnal digital afectat de hazard Anumite comenzi aplicate circuitelor digitale nu trebuie să fie afectate de hazard; altfel, operaţiile realizate de către aceste circuite sunt compromise. În situaţii de acest fel trebuie analizate regimurile tranzitorii ale subcircuitelor sau blocurilor care generează comenzile respective. Analizele se efectuează prin simulare şi necesită un efort de calcul considerabil. Eliminarea hazardului implică mai multe modificări în structurile circuitelor; după fiecare modificare trebuie făcută o nouă simulare. În continuare sunt analizate “manual” şi în ipoteze simplificatoare regimurile tranzitorii ale unor circuite cu complexitate redusă; sunt luate în considerare numai întârzierile porţilor. Cele mai simple structuri logice generatoare de hazard sunt reprezentate în fig.2.45. Funcţiile f / 0 şi g / 1 implementate de către aceste circuite nu au utilitate practică deoarece pot fi substituite de sursele de alimentare.

Figura 2.45 O analiză “statică” a acestor circuite este prezentată în fig.2.46; tensiunea electrică aplicată la intrarea x se modifică suficient de lent (în comparaţie cu timpii de propagare ai porţilor 1 şi 2) între nivelele LOW şi HIGH. Răspunsurile statice sunt independente de timpii de propagare. Cu ajutorul acestor răspunsuri se pot intui condiţiile necesare pentru generarea hazardului când circuitele operează la viteză normală. Astfel, la momentele t1 şi t2 există incertitudini în calcularea valorilor funcţiilor f şi g. Datorită întârzierii inversoarelor, fronturile semnalului x¯ sunt decalate spre dreapta, aşa cum se

112


indică în fig.2.46 şi este posibil ca în vecinătatea momentului t1 să apară un impuls pozitiv la ieşirea f iar în vecinătatea momentului t2 să apară un impuls negativ la ieşirea g. Energia acestor impulsuri, proporţională cu produsul amplitudine×durată, este determinată de timpul de propagare al inversorului. Dacă acest timp de propagare este suficient de mare atunci impulsurile pot atinge nivelele logice H şi respectiv L; altfel, la viteza de operare normală impulsurile generate la ieşirile f şi g au amplitudine mică, fiind incluse în domeniile LOW şi respectiv HIGH, caz în care efectul lor este neglijabil.

Figura 2.46 Circuitele din fig.2.47 sunt echivalente funcţional cu cele din fig.2.45: f = x ⋅ x şi g = x + x . Analiza statică a acestor circuite este prezentată în fig.2.48.

Figura 2.47

113


Figura 2.48 Dacă toate inversoarele au acelaşi timp de propagare tp atunci este posibil ca în vecinătatea momentului t2 să apară un impuls pozitiv la ieşirea f iar în vecinătatea momentului t1 să apară un impuls negativ la ieşirea g. Pe baza acestor exemple se pot formula două condiţii necesare pentru existenţa hazardului la o ieşire z a unui circuit combinaţional ca urmare a tranziţiilor unei singure variabile de intrare x: 1) valorile logice aplicate la intrările circuitului, afară de intrarea x, trebuie să determine z = x·x¯ sau z = x + x¯; Această condiţie implică existenţa în structura circuitului a cel puţin două căi “sensibile” de la intrarea x la ieşirea z, una inversoare iar cealaltă neinversoare. O cale este inversoare (neinversoare) dacă conţine un număr impar (par) de porţi inversoare. Tranziţia variabilei x nu se propagă la ieşirea z în mod obligatoriu pe toate căile dintre x şi z ci numai pe căile sensibilizate de valorile logice ale intrărilor fixate; celelalte căi dintre x şi z sunt căi blocate. 2) diferenţa dintre timpii de propagare corespunzători subcircuitelor compuse din căile inversoare sensibilizate şi respectiv din căile neinversoare sensibilizate trebuie să aibă o valoare mai mare decât una considerată critică. Ca exemplu, se va analiza regimul tranzitoriu declanşat de tranziţiile variabilei c în circuitul reprezentat în fig.2.49. Celelalte intrări ale circuitului a, b, d şi e - sunt fixate la valorile logice indicate în figură.

114


Figura 2.49 Circuitul din figura de mai sus are 5 nivele de porţi logice, calea critică din punct de vedere al vitezei de operare fiind (a, d)-6-7-8-5-10-z. De la intrarea c la ieşirea z sunt 4 căi şi anume c-1-2-10-z, c-3-4-5-10-z, c-7-8-5-10-z şi c-9-10z; valorile logice atribuite la intrări, abde = 1011, au sensibilizat căile c-1-2-10z, c-3-4-5-10-z, c-9-10-z şi au blocat calea c-7-8-5-10-z. Căile c-1-2-10-z şi c-9-10-z sunt căi inversoare iar calea c-3-4-5-10-z este neinversoare. Expresia logică care descrie funcţionarea circuitului este z = c¯·c¯·c, echivalentă cu c¯·c şi este îndeplinită prima condiţie necesară pentru existenţa hazardului ca urmare a tranziţiilor variabilei c. În ipoteza că toate porţile au acelaşi timp de propagare tp se obţine răspunsul z reprezentat în fig.2.50; pentru simplitatea desenului, nu s-a pus în evidenţă şi viteza finită de tranziţie a semnalelor între nivelele logice LOW şi HIGH, toate tranziţiile fiind reprezentate prin segmente verticale şi nu oblice. Se observă că frontul negativ al variabilei c produce hazard la ieşirea z, un impuls pozitiv cu durata tp. Sunt mai multe soluţii de eliminare a acestui hazard dar nu toate sunt practice. Refacerea etapei de sinteză a circuitului, după modificarea unor constrângeri impuse anterior, nu este de obicei o rezolvare practică deoarece pe de o parte această acţiune necesită un efort mare de calcul iar pe de altă parte este posibil ca hazardul generat de tranziţiile unei variabile, în loc să fie eliminat, să fie “transferat” către o altă variabilă. Soluţiile mai eficiente constau în

115


“echilibrarea” timpilor de propagare ai căilor. Aceasta se realizează prin modificări structurale minore, fără să fie nevoie de o refacere a sintezei ci numai de re-simulare. În general, se măresc întârzierile de propagare printr-un număr cât mai mic de porţi logice; aceasta nu înseamnă neapărat şi micşorarea vitezei maxime de operare a circuitului. Mai mult, în tehnologiile MOS de fabricare a circuitelor integrate creşterea întârzierilor se poate face şi prin micşorarea dimensiunilor fizice ale tranzistoarelor din structurile porţilor, deci cu economisire de arie.

Figura 2.50 În cazul circuitului din fig.2.49 se poate elimina hazardul generat de tranziţiile variabilei c prin mărirea întârzierii subcircuitului compus din porţile 1 şi 2, de la 2tp la 3tp; este evident că această modificare nu afectează viteza maximă de operare a circuitului. Creşterea întârzierii porţii 2 cu toată diferenţa (3tp - 2tp) este de preferat deoarece se obţine o potenţială echilibrare a căilor şi pentru tranziţiile variabilelor a şi b. Înlocuirea porţii 2 cu una echivalentă dar care are o întârziere egală cu 2tp, reprezintă o soluţie de eliminare a hazardului generat de fronturile negative de

116


la intrarea c în cazul particular abde = 1011; analiza trebuie extinsă la toate combinaţiile de valori aplicate intrărilor a, b, d, e care sensibilizează cel puţin o cale inversoare şi una neinversoare între c şi z. Aceste combinaţii sunt abde = 0011, 1010 şi 1111. Combinaţia abde = 0011 sensibilizează calea neinversoare c-3-4-5-10-z şi calea inversoare c-9-10-z. Echilibrarea acestor căi se face prin mărirea întârzierii porţii 9 la valoarea 3tp. Combinaţia abde = 1010 sensibilizează calea neinversoare c-3-4-5-10-z şi calea inversoare c-1-2-10-z. Aceste căi sunt deja echilibrate, dacă întârzierea porţii 2 este 2tp. Combinaţia abde = 1111 sensibilizează calea neinversoare c-7-8-5-10-z şi calea inversoare c-9-10-z, căi deja echilibrate. În concluzie, tranziţiile variabilei de intrare c nu generează hazard dacă intrările a, b, d, e sunt fixate (la oricare din cele 16 combinaţii de 4 biţi) iar porţile 2 şi 9 au întârzierile 2tp şi respectiv 3tp faţă de întârzierea tp pe care o au celelalte porţi din circuit. În aceeaşi manieră trebuie analizate tranziţiile fiecărei variabile de intrare în parte, considerâd valori logice stabile la celelalte intrări ale circuitului. Tranziţiile variabilei e nu pot să genereze hazard deoarece există numai o singură cale între e şi z. Acest lucru este valabil şi pentru variabila d întrucât cele două căi între d şi z sunt ambele neinversoare. Nici tranziţiile variabilei a nu generează hazard; cele două căi între a şi z nu pot fi sensibilizate simultan (calea inversoare a-1-2-10-z necesită b = 0 iar calea neinversoare a-6-7-8-5-10z necesită b = 1). De la intrarea b la ieşirea z sunt două căi neinversoare (b-2-10z şi b-3-4-5-10-z) şi una inversoare (b-8-5-10-z). Condiţia de sensibilizare a căii inversoare este a·c·d = 0. Căile neinversoare nu pot fi sensibilizate simultan; cu c = 0 se blochează calea b-2-10-z iar cu c = 1 se blochează calea b-3-4-5-10-z. Deoarece tranziţiile variabilei b se pot propaga la ieşirea z simultan pe calea inversoare şi pe oricare dintre căile neinversoare, pentru eliminarea hazardului trebuie ca cele 3 căi dintre b şi z să aibă acelaşi timp de propagare. Mai mult, prin echilibrarea acestor căi nu trebuie afectate echilibrările făcute anterior; altfel, analizele anterioare trebuie refăcute. Soluţia este prezentată în fig.2.51. Subcircuitul format din porţile 1, 2 în fig.2.49 a fost înlocuit cu unul echivalent funcţional în fig.2.51, compus din porţile 1, 2, 12; de asemenea, subcircuitul format din porţile 7, 8 în fig. 2.49 a fost înlocuit cu unul echivalent funcţional în fig.2.51, compus din porţile 7, 8, 11. Toate porţile au întârzierea tp cu excepţia porţilor 2 şi 9. Ariile ocupate de circuitele din fig.2.49 şi 2.51 sunt aproximativ egale. Eliminarea hazardului cauzat de tranziţiile unei singure variabile de intrare, la toate sau numai la o parte dintre ieşirile unui circuit, se realizează în mod asemănător cu eliminarea hazardului la o singură ieşire. Modificarea întârzierilor componentelor care aparţin părţilor comune ale funcţiilor implementate afectează, în general, întârzierile mai multor căi de propagare decât modificările efectuate în zonele de circuit corespunzătoare unei singure

117


funcţii.

Figura 2.51 În funcţionarea normală a circuitelor logice apar simultan tranziţii ale mai multor variabile de intrare. Modificările structurale efectuate în scopul eliminării hazardului cauzat de tranziţiile fiecărei variabile de intrare în parte nu sunt suficiente, în general, pentru ca funcţionarea normală a unui circuit să nu fie afectată de hazard. De exemplu, în circuitul din fig.2.51 dacă abc = 001 atunci tranziţiile simultane ale variabilelor d şi e se propagă la ieşire pe căile d4-5-10-z şi respectiv e-9-10-z; aceste căi au întârzieri de propagare diferite, 3tp şi respectiv 4tp, iar răspunsul z = d·e¯ este afectat de hazard. Eliminarea acestui hazard se poate obţine prin introducerea unei întârzieri egale cu tp pe conexiunea dintre intrarea d şi poarta 4, după cum se arată în detaliul din fig.2.52; subcircuitul format din porţile 3, 4 în fig.2.51 a fost înlocuit cu unul echivalent funcţional compus din porţile 3, 4, 13.

Figura 2.52

118


Calitativ se poate spune că dacă toate căile dintre intrările şi ieşirile unui circuit logic au aceeaşi întârziere, atunci funcţionarea acestuia nu este afectată de hazard. Echilibrarea tuturor căilor dintr-un circuit este suficientă, nu şi necesară, pentru eliminarea completă a hazardului. Anumite creşteri ale întârzierilor se pot realiza prin micşorarea dimensiunilor fizice ale tranzistoarelor, deci printr-o reducere de arie, însă altele necesită modificări structurale (echivalente funcţional) care implică arie suplimentară; bilanţul poate fi pozitiv sau negativ însă viteza maximă de operare nu este, de obicei, afectată de aceste modificări structurale. Din fericire, restricţia de funcţionare fără hazard trebuie impusă doar unui număr relativ mic de subcircuite sau blocuri din cadrul unui sistem digital.

2.6 Probleme rezolvate 1. a) Să se minimizeze prin metoda Quine-McCluskey funcţia f(a,b,c,d,e) = 3(1,3,7,8,9,10,14,17,18,19,20,21,23,27,28,30) + 3*(5,12,24,26,31). b) Să se implementeze funcţia f utilizând numai inversoare şi porţi logice cu două intrări (inclusiv XOR). R e z o l v a r e: a) Ordonarea mintermenilor pe intervale, după suma S = a + b + c + d + e: zecimal S abcde 1 1 00001 8 1 01000 3 2 00011 5* 2 00101 9 2 01001 10 2 01010 12* 2 01100 17 2 10001 18 2 10010 20 2 10100 24* 2 11000 7 3 00111 14 3 01110 19 3 10011 21 3 10101 26* 3 11010 28 3 11100 23 4 10111 27 4 11011 30 4 11110 31* 5 11111

119


Efectuarea grupărilor cu dimensiunea 2: grupare G(1, 3) G(1, 5*) G(1, 9) G(1, 17) G(8, 9) G(8, 10) G(8, 12*) G(8, 24*) G(3, 7) G(3, 19) G(5*, 7) G(5*, 21) G(10, 14) G(10, 26*) G(12*, 14) G(12*, 28) G(17, 19) G(17, 21) G(18, 19) G(18, 26*) G(20, 21) G(20, 28) G(24*, 26*) G(24*, 28) G(7, 23) G(14, 30) G(19, 23) G(19, 27) G(21, 23) G(26*, 27) G(26*, 30) G(28, 30) G(23, 31*) G(27, 31*) G(30, 31*)

∆ 2 4 8 16 1 2 4 16 4 16 2 16 4 16 2 16 2 4 1 8 1 8 2 4 16 16 4 8 2 1 4 2 8 4 1

S 1 1 1 1 1 1 1 1 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 3 3 3 3 3 3 3 3 4 4 4

abcde 000- 1 00- 01 0- 001 - 0001 0100010- 0 01- 00 - 1000 00- 11 - 0011 001- 1 - 0101 01- 10 - 1010 011- 0 - 1100 100- 1 10- 01 10011- 010 10101- 100 110- 0 11- 00 - 0111 - 1110 10- 11 1- 011 101- 1 110111- 10 111- 0 1- 111 11- 11 1111-

120


Efectuarea grupărilor cu dimensiunea 4: grupare G(1, 3, 5*, 7) G(1, 3, 17, 19) G(1, 5*, 17, 21) G(1, 9) G(8, 9) G(8, 10, 12*, 14) G(8, 10, 24*, 26*) G(8, 12*, 24*, 28) G(3, 7, 19, 23) G(5*, 7, 21, 23) G(10, 14, 26*, 30) G(12*, 14, 28, 30) G(17, 19, 21, 23) G(18, 19, 26*, 27) G(20, 21) G(20, 28) G(24*, 26*, 28, 30) G(19, 23, 27, 31*) G(26*, 27, 30, 31*)

∆ (4,2) (16,2) (16,4) 8 1 (4,2) (16,2) (16,4) (16,4) (16,2) (16,4) (16,2) (4,2) (8,1) 1 8 (4,2) (8,4) (4,1)

S 1 1 1 1 1 1 1 1 2 2 2 2 2 2 2 2 2 3 3

abcde 00- - 1 - 00- 1 - 0- 01 0- 001 010001- - 0 - 10- 0 - 1- 00 - 0- 11 - 01- 1 - 1- 10 - 11- 0 10- - 1 1- 0110101- 100 11- - 0 1- - 11 11- 1-

Grupările marcate (bold) sunt acoperite de celelalte grupări şi pot fi eliminate; în locul grupării G(8, 9) poate fi eliminată gruparea G(1, 9), dar nu ambele, iar în locul grupării G(20, 28) poate fi eliminată gruparea G(20, 21). Efectuarea grupărilor cu dimensiunea 8: grupare G(1, 3, 5*, 7, 17, 19, 21, 23) G(1, 9) G(8, 10, 12*, 14, 24*, 26*, 28, 30) G(18, 19, 26*, 27) G(20, 21) G(19, 23, 27, 31*) G(26*, 27, 30, 31*)

∆ (16,4,2) 8 (16,4,2) (8,1) 1 (8,4) (4,1)

S 1 1 1 2 2 3 3

abcde - 0- - 1 0- 001 - 1- - 0 1- 0110101- - 11 11- 1-


121

Grupări cu dimensiunea 16 nu se pot efectua. Ultimele două grupări din tabela de mai sus nu sunt necesare deoarece singurul număr zecimal acoperit numai de aceste grupări este 31*; acesta corespunde unei valori indiferente a funcţiei f. Expresia minimizată “sumă de produse” a funcţiei f este: ¯e + be¯ + ac¯d + ab ¯cd ¯. f = ¯be + ¯a c¯ d b) Expresia funcţiei f poate fi pusă sub forma echivalentă:

f = (b ⊕ e + a + d ⋅ ce) + (ad ⋅ c + ac ⋅ b + d ) . Această expresie logică este implementată de circuitul din figura următoare.

2. Să se implementeze funcţia g = J(0,7,9,10,15)·J*(2,5,8) cu inversoare şi porţi de transmisie. R e z o l v a r e: Numărul minim de variabile de care depinde funcţia g este 4; fie aceste variabile a, b, c şi d. Forma de reprezentare a funcţiei cea mai convenabilă pentru implementarea cu porţi de transmisie este diagrama de decizie binară. Diagramele pot fi determinate pe baza tabelelor de adevăr sau a expresiilor logice; acestea din urmă nu trebuie neapărat să aibă complexitate minimă. Complexitatea diagramelor de decizie binară depinde de ordinea de considerare

122


a variabilelor a, b, c, d; cu ajutorul expresiilor minimizate “sumă de produse” sau “produs de sume” se pot determina ordonările cele mai bune ale variabilelor. Minimizarea funcţiei g prin metoda Karnaugh este prezentată în figura următoare. G1 G2 G3

g = (b + d)(b¯ + ¯c + ¯d)(a¯ + b + c) Variabila b apare în toate cele 3 produse ale expresiei minimizate şi va fi prima variabilă căreia i se atribuie valori în mod explicit: b = 0 Y g = d(a ¯ + c); b = 1 Y g = ¯c + ¯d A doua variabilă luată în considerare la construirea diagramei de decizie binară este fie c fie d; acestea fac parte din ambele subexpresii determinate de b. Dacă se consideră d a doua variabilă, se obţine: bd = 00 Y g = 0; bd = 01 Y g = ¯a + c; bd = 10 Y g = 1; bd = 11 Y g = ¯c Considerând c a treia variabilă, rezultă diagrama de decizie binară următoare:

Implementarea funcţiei g cu porţi de transmisie, corespunzătoare acestei


123

diagrame, este reprezentată în figura de mai jos.

3. Să se determine expresiile logice “sumă de produse” şi “produs de sume” cu costuri minime pentru funcţia reprezentată prin tabela următoare, utilizând metoda de minimizare Karnaugh. Variabilele a, b, c, d, u, v, w sunt independente.

R e z ol v a r e: Grupările de acoperire ale unităţilor şi variabilelor u, v, w precum şi ale zerourilor şi variabilelor u, v, w sunt indicate în tabelele din figura următoare. Singurele grupări în care sunt incluse numai unităţi şi respectiv numai zerouri sunt grupările notate G1. Unităţile (zerourile) care nu fac parte din G1 sunt incluse fiecare în cel puţin două grupări, dintre care una acoperă o variabilă (u, v sau w) iar una acoperă complementul acesteia; aceasta înseamnă că toate unităţile (zerourile) din tabela funcţiei K sunt acoperite.

124


Expresiile logice “sumă de produse” şi “produs de sume” cu costuri minime ale funcţiei K sunt: G1 G2 G3 G4 G5 G6 G7 ¯u + ac¯ u ¯ + ¯c dv + ¯abdv¯ + abcw + acd ¯w ¯; K = ac¯d + ¯b c¯ d G1 G2 G3 G4 G5 G6 G7 K = (a+c¯+d)(a+d+u)(b¯+c+d+u ¯)(a+b+d¯+v)(a+c¯+v¯)(a¯+c¯+d ¯+w)(b+c¯+w ¯ ).

4. a) Să se determine expresiile logice “sumă de produse” şi “produs de sume” cu costuri minime pentru funcţiile L şi M reprezentate prin tabelele următoare, utilizând metoda de minimizare Karnaugh. Variabilele a, b, c, d, u, v, w sunt independente.

b) Să se pună expresiile obţinute la punctul a) în forme care pot fi direct implementate cu porţi logice cu maxim 3 intrări fiecare.

125


R e z o l v a r e: a) Minimizările funcţiei L sunt realizate prin grupările efectuate în tabelele din figura de mai jos.

Expresiile logice “sumă de produse” şi “produs de sume” cu costuri minime, 42 şi respectiv 43, ale funcţiei L sunt: G1 G2 G3 G4 G5 G6 G7 G8 ¯v + ac¯ v¯ + ¯abcw + b¯cd ¯w ¯; L = abd + b¯du + ¯c du¯ + abv + bc¯ d G1 G2 G3 G4 G5 L = (b+c¯+d ¯+u)(b ¯+c+d ¯+u ¯)(a+c+d+v)(a ¯+b ¯+c¯+d+v)(b+c+d+v¯)· G6 G7 ·(a+b¯+c¯+w)(b+c¯+d+w ¯ ). Expresiile logice “sumă de produse” şi “produs de sume” cu costuri minime (43 şi respectiv 45) ale funcţiei M, determinate pe baza grupărilor efectuate în tabelele din figura următoare, sunt: G1 G2 G3 G4 G5 G6 G7 ¯u + ¯a b ¯cu ¯ + bc¯dv + ab ¯dv¯ + acdw + ¯a b ¯ c¯dw + a¯cd ¯w ¯; M = bc¯ d G1 G2 G3 G4 G5 G6 G7 M = (a+b ¯+c¯+d ¯)(b+d)(c+d+u)(b+c¯+u ¯)(b¯+c+d ¯+v)(a ¯+b+v¯)(a¯+c¯+w)· G8 G9 ·(a+b+c+w)(c¯+d+w ¯ ).

126


b) Expresiile logice determinate la punctul a) corespund unor circuite cu 3 nivele de porţi. Nu toate sumele şi produsele din aceste expresii pot fi implementate în mod direct cu porţi elementare, ceea ce înseamnă că numărul nivelelor de porţi elementare din structurile circuitelor care implementează funcţiile L şi M este mai mare decât 3. Este posibil ca prin introducerea unor nivele suplimentare de porţi să se reducă costurile circuitelor. Expresiile logice “sumă de produse” şi “produs de sume” ale funcţiei L pot fi puse sub formele echivalente: ¯v + ac¯ v¯) + (a¯bcw + b¯cd ¯w ¯) = L = (abd + abv) + (b¯du + ¯c du¯) + (bc¯ d = [ab·(d + v) + d·(b ¯u + c + u )] + [c¯·(bd¯v + av¯) + c·(a ¯bw + b + d + w )]; L = (b+c¯+d ¯+u)[(b¯+c+d ¯+u ¯)(a+c+d+v)][(a¯+b ¯+c¯+d+v)(a+b ¯+c¯+w)]· ·[(b+c+d+v¯)(b+c¯+d+w ¯ )] = ={(b+u+ c + d )·[c+ bdu ⋅ (a + d + v) ]}·{[ bc + (a + d + v) ⋅ (a + w) ]·[b+d+(c+ +v¯)· cw ]}. Aceste expresii corespund unor circuite care au 6 nivele de porţi elementare şi costurile egale cu 43. Expresiile logice “sumă de produse” şi “produs de sume” ale funcţiei M pot fi puse sub formele echivalente: ¯u + bc¯dv) + ab ¯dv¯ + (acdw + ¯a b ¯ c¯dw) + (a¯cd ¯w ¯ + ¯a b ¯cu ¯) = M = (bc¯ d = [bc¯·(d ¯u + dv) + ad ⋅ b + v ] + [dw·(ac + a + b + c ) + a¯c·( d + w + b + u )]; Această expresie corespunde unui circuit cu 6 nivele de porţi şi are costul 42.

127


M = [(a+b¯+c¯+d ¯)(b¯+c+d ¯+v)][(b+d)(c+d+u)(b+c¯+u ¯)](a¯+b+v¯)(a¯+c¯+w)· ·(a+b+c+w)(c¯+d+w ¯) = ={[ bd + (a+c¯)·(c+v)]·[(b+d)·(c+d+u)· b cu ]·[(a+b+c)+w]}·{ ab v ⋅ acw ⋅ cdw }. Această expresie are costul 47 şi corespunde unui circuit cu 6 nivele de porţi; o cale cu lungimea 6 traversează porţile indicate în schema de mai jos, prin care se realizează succesiunea de operaţii: NOT 9 c¯,

OR 9 a+c¯,

AND 9 (a+c¯)·(c+v),

OR 9 bd + (a+c¯)·(c+v),

AND [ bd + (a+c¯)·(c+v)]·[(b+d)·(c+d+u)· b cu ]·[(a+b+c)+w],

AND 9 {[ bd + (a+c¯)·(c+v)]·[(b+d)·(c+d+u)· b cu ]·[(a+b+c)+w]}·{ ab v ⋅ acw ⋅ cdw }.

5. Fie X = {x1, x2, x3,..., xn-1, xn} o mulţime de variabile logice şi S o sumă

de mintermeni distincţi (S = m1 + m2 +...+ mq, q < 2n) iar P un produs de maxtermeni distincţi (P = M1·M2·...·Mr, r < 2n). Mintermenii m1, m2, ..., mq au o parte comună m, egală cu produsul logic al variabilelor sau complementelor variabilelor unei submulţimi Y inclusă în X; maxtermenii M1, M2, ..., Mr au o parte comună M, egală cu suma logică a variabilelor sau complementelor variabilelor unei submulţimi Z inclusă în X. Dacă Y = {xk+1, ..., xn-1, xn} iar Z = {xt+1, ..., xn-1, xn}, să se determine condiţiile în care sunt adevărate relaţiile: a) S = m ⋅ (x1 ⊕ x 2 ⊕...⊕ x k ) sau S = m ⋅ ( x1 ⊕ x 2 ⊕...⊕ x k ) ; b) P = M + (x1 ⊕ x 2 ⊕...⊕ x t ) sau P = M + ( x1 ⊕ x 2 ⊕...⊕ x t ) . R e z o l v a r e: a)

m1 = m·m ˜ 1, m2 = m·m ˜ 2, ..., mq = m·m ˜q

În aceste relaţii m ˜ 1, m ˜ 2, ..., m ˜ q sunt produse logice ale variabilelor sau complementelor variabilelor x1, x2, ..., xk. Suma de mintermeni S se poate pune sub forma S = m·(m ˜1 + m ˜ 2 + ... + m ˜ q).

128


În cazul particular k = 2 se obţine: ˜2 ˜1 + m x1 ⊕ x 2 = x1 x 2 + x1 x 2 = m sau ˜1 + m ˜ 2. x1 ⊕ x 2 = x1 x 2 + x1 x 2 = m În cazul particular k = 3 se obţine: ˜1 + m ˜2 + m ˜3 + m ˜4 x1 ⊕ x 2 ⊕ x3 = x1 x 2 x3 + x1 x 2 x3 + x1 x 2 x3 + x1 x 2 x3 = m sau ˜1 + m ˜2 + m ˜3 + m ˜ 4. x1 ⊕ x 2 ⊕ x3 = x1 x 2 x3 + x1 x 2 x3 + x1 x 2 x3 + x1 x 2 x3 = m În cazul particular k = 4 se obţine: x 1x¯2x3x¯4 + x1x2x3x¯4 + ¯x 1x2x3x4 + x1 ⊕ x 2 ⊕ x3 ⊕ x 4 = x¯1x2x¯3x¯4 + x1x¯2x¯3x¯4 + ¯ + x1x¯2x3x4 + x1x2x¯3x4 + ¯x 1x¯2x¯3x4 = m ˜1 + m ˜2 + m ˜3 + m ˜4 + m ˜5 + m ˜6 + m ˜7 + m ˜8 sau x 1x¯2x3x4 + x1x2x3x4 + ¯x 1x2x3x¯4 + x1 ⊕ x 2 ⊕ x 3 ⊕ x 4 = x¯1x2x¯3x4 + x1x¯2x¯3x4 + ¯ + x1x¯2x3x¯4 + x1x2x¯3x¯4 + ¯x 1x¯2x¯3x¯4 = m ˜1 + m ˜2 + m ˜3 + m ˜4 + m ˜5 + m ˜6 + m ˜7 + m ˜ 8. Din aceste trei cazuri particulare se pot deduce condiţiile în care sunt adevărate relaţiile din enunţul problemei: ˜1+m ˜ 2 + ... + m ˜ q) = m ⋅ (x1 ⊕ x 2 ⊕...⊕ x k ) dacă S = m1 + m2 +...+ mq = m·(m şi numai dacă: 1) q = 2k -1 şi 2) fiecare dintre produsele m ˜ j conţine un număr par de variabile negate când k este impar şi un număr impar de variabile negate când k este par; ˜1+m ˜ 2 + ... + m ˜ q) = m ⋅ ( x1 ⊕ x 2 ⊕...⊕ x k ) dacă S = m1 + m2 +...+ mq = m·(m şi numai dacă: 1) q = 2k -1 şi 2) fiecare dintre produsele m ˜ j conţine un număr par de variabile negate când k este par şi un număr impar de variabile negate când k este impar. b)

M1 = M + M1*, M2 = M + M2*, ..., Mr = M + Mr*

În aceste relaţii M1*, M2*, ..., Mr* sunt sume logice ale variabilelor sau complementelor variabilelor x1, x2, ..., xt. Produsul de maxtermeni P se poate pune sub forma P = M + M1*·M2*·...·Mr*. În cazul particular t = 2 se obţine: x1 ⊕ x 2 = (x1 + x 2 )(x1 + x 2 ) = M1*·M2* sau


129

x1 ⊕ x 2 = (x1 + x 2 )(x1 + x 2 ) = M1*·M2*.

În cazul particular t = 3 se obţine: x 2 + x3)(x¯1 + x2 + ¯x 3)(x1 + ¯x 2 + ¯x 3) = x1 ⊕ x 2 ⊕ x3 = (x1 + x2 + x3)(x¯1 + ¯ = M1*·M2*·M3*·M4* sau x 3)(x¯1 + ¯x 2 + ¯x 3)(x¯1 + x2 + x3)(x1 + ¯x 2 + x3) = x1 ⊕ x 2 ⊕ x3 = (x1 + x2 + ¯ = M1*·M2*·M3*·M4*. Relaţiile P = M + (x1 ⊕ x 2 ⊕...⊕ x t ) şi P = M + ( x1 ⊕ x 2 ⊕...⊕ x t ) sunt adevărate dacă şi numai dacă: 1) r = 2t -1 şi 2) fiecare dintre sumele Mj* conţine un număr par şi respectiv un număr impar de variabile negate. Relaţiile analizate în cadrul acestei probleme stau la baza unor metode de simplificare a expresiilor canonice ale funcţiilor logice şi de implementare a acestora cu porţi XOR-XNOR. În multe cazuri aceste metode de simplificare şi de implementare a funcţiilor logice sunt mai eficiente decât metodele de minimizare Karnaugh sau Quine-McCluskey. Problema următoare constituie un exemplu în acest sens.

6. Să se determine o expresie cât mai simplă pentru funcţia logică f(a,b,c,d,e) = 3(1,2,5,8,11,14,19,22,25,26,28,29,31) + 3*(12,16,20) şi să se reprezinte schema circuitului care implementează această funcţie. R e z o l v a r e: Funcţia f poate fi reprezentată prin tabela:

Expresiile “sumă de produse” şi “produs de sume” cu costuri minime sunt foarte apropiate de formele canonice cu mintermeni şi respectiv cu maxtermeni în acest caz. În tabela următoare sunt efectuate grupările optime de acoperire a unităţilor funcţiei f. Unităţile din coloanele cde = 010 şi cde = 011 nu pot fi grupate. Funcţia f se poate reprezenta printr-o sumă de 11 produse a cărei cost este 64:

130


G1 G2 G3 G4 G5 G6 G7 f = ¯a b ¯d ¯ e + ¯a b d ¯ e¯ + ¯a b c e¯ + a b d ¯e + abce + acd ¯ e¯ + a b ¯ c e¯ + ¯a b ¯ c¯ d e¯ + ¯ c¯ d e + ¯a b c¯ d e + a b c¯ d e¯ + a b Costul acestei expresii logice se poate reduce prin operaţii suplimentare de factorizare, operaţii care măresc numărul nivelelor de porţi: f = ¯a b ¯d ¯ e + (a ¯bd ¯ e¯ + ¯a b c e¯) + (a b d ¯ e + a b c e) + (a c d ¯ e¯ + a b ¯ c e¯) + ¯ c¯ d e¯ + ¯a b c¯ d e) + (a b c¯ d e¯ + a b ¯ c¯ d e) = + (a ¯b ¯d ¯ e + [a ¯ b e¯ (d ¯ + c) + a b e (d ¯ + c)] + a c e¯ (d ¯ + ¯b) + ¯a c¯ d (b ¯ e¯ + b e) + =a ¯b + a c¯ d (b e¯ + ¯b e) = ¯d ¯ e + b(d ¯ + c)( a ⊕ e ) + a c e¯ (d ¯ + ¯b) + [a ¯ c¯ d ( b ⊕ e ) + a c¯ d ( b ⊕ e )] = = a¯ b = ¯a b ¯d ¯ e + b(d ¯ + c)( a ⊕ e ) + a c e¯ (d ¯ + ¯b) + c¯ d ( a ⊕ b ⊕ e ) ş.a.m.d. O metodă “directă” şi mai eficientă de a obţine un cost minim sau aproape minim pentru funcţia f constă în acoperirea unităţilor sau zerourilor prin grupări care determină operaţii SAU-EXCLUSIV, după cum se arată în continuare.


131

Prin gruparea unităţilor ca în tabela de mai sus, în conformitate cu condiţiile determinate în problema anterioară, se obţine expresia: G1

G2' + G2" G3' + G3" G4 f = ¯c ·( a ⊕ b ⊕ d ⊕ e ) + ¯d·( a ⊕ b ⊕ e ) + ce¯·( a ⊕ b ) + abc·( d ⊕ e ). Grupările G2' şi G2", G3' şi G3" sunt simetrice faţă de una dintre oglinzile codului Gray. Expresiile logice corespunzătoare unor astfel de grupări se ¯·( a ⊕ b ⊕ e ) iar deosebesc printr-o singură variabilă; de exemplu, G2' = c¯ d G2" = cd ¯·( a ⊕ b ⊕ e ). Circuitul din figura următoare implementează funcţia f.

Prin gruparea zerourilor funcţiei f după cum se arată în tabela de mai jos, se obţine expresia: G1 G2 G3 G4 f = (c + a ⊕ b ⊕ d ⊕ e )(c¯ + ¯d + a ⊕ b ⊕ e )(c¯ + d + a ⊕ b )(a + ¯c + d ⊕ e ).

132


7. Să se implementeze funcţia H reprezentată prin tabela următoare, utilizând cu precădere porţi XOR-XNOR.

R e z o l v a r e: Acoperirea unităţilor şi variabilelor e, f sau acoperirea zerourilor şi variabilelor e, f poate fi realizată prin grupările indicate în tabelele de mai jos.

Funcţia H poate fi reprezentată analitic astfel: G1

G2' G2" G3' G3" H = c¯·( a ⊕ b ⊕ d ) + [a ¯c·( b ⊕ d ) + acf·( b ⊕ d )] + (ac¯e + ¯ace) = absorbţie = c + (a ⊕ b ⊕ d) + c(a ¯ + f)·( b ⊕ d ) + e·( a ⊕ c ) sau G1 G2 G3 G4 G5 H = (a+c+ b ⊕ d )[(a ¯+c¯+ b ⊕ d )(a ¯+c¯+f)][(a ¯+c+e+ b ⊕ d )(a+c¯+e+ b ⊕ d )]= = (a + c + b ⊕ d )·[a ¯ + ¯c + f·( b ⊕ d )]·( a ⊕ c + e + b ⊕ d ).


133

Prima dintre aceste două expresii logice este implementată de circuitul din figura următoare:

8. Să se minimizeze şi să se implementeze sistemul de funcţii logice f, g, h reprezentat prin tabelele de mai jos; variabilele {a, b, c, d, u, v} sunt independente.

R e z o l v a r e: Minimizarea funcţiilor logice se poate realiza prin grupări convenabile de mintermeni (sau de maxtermeni) în expresiile canonice şi ulterior, prin factorizarea subexpresiilor corespunzătoare grupărilor efectuate; simplificarea A(X)B(Y) + C(X)B(Y) = [A(X) + C(X)]·B(Y) constituie un exemplu de factorizare. O grupare de mintermeni (maxtermeni) este echivalentă cu o grupare de unităţi (zerouri) în tabela de adevăr şi reprezintă un caz particular de factorizare.

134


Fie S şi P o sumă de mintermeni şi respectiv un produs de maxtermeni: S = m1 + m2 +...+ mq = m·(m ˜1 + m ˜ 2 + ... + m ˜ q), q = 2k -1, P = M1·M2·...·Mr = M + M1*·M2*·...·Mr*, r = 2t -1. În aceste relaţii m şi M reprezintă partea comună a mintermenilor şi respectiv a maxtermenilor. Se pot obţine următoarele tipuri de simplificări: S = m ⋅ (x1 ⊕ x 2 ⊕...⊕ x k ) , S = m ⋅ ( x1 ⊕ x 2 ⊕...⊕ x k ) ,

S=m (I)

sau (II) P=M

P = M + (x1 ⊕ x 2 ⊕...⊕ x t ) , P = M + ( x1 ⊕ x 2 ⊕...⊕ x t ) .

În general, problemele de acoperire echivalente cu minimizarea funcţiilor sau a sistemelor de funcţii logice sunt mai uşor de rezolvat dacă se acceptă ambele tipuri de simplificări. Simplificările (sau grupările) de tipul II conduc la un potenţial de factorizare ulterioară mai mare decât simplificările de tipul I; expresiile obţinute din grupări (sume) de mintermeni ai unei funcţii logice pot să aibă părţi comune cu expresiile obţinute din grupări (produse) de maxtermeni ai altei funcţii din cadrul aceluiaşi sistem. De exemplu, expresiile corespunzătoare grupărilor G1, G2 şi G3 efectuate în tabelele funcţiilor f, g şi respectiv h din figura de mai jos sunt:

G1: b ⋅ ( a ⊕ c ⊕ d ) ; G2: bdu ⋅ (a ⊕ c)

sau

b + d + u + ( a ⊕ c) ;

G3: b + (a ⊕ c ⊕ d) = b ⋅ ( a ⊕ c ⊕ d ) . Expresiile determinate de G1 şi G3 sunt aproape identice; aceste expresii includ suma modulo 2 a variabilelor a şi c determinată de gruparea G2.

135


O variantă de minimizare a sistemului de funcţii f, g, h este realizată prin grupările efectuate în tabelele din figura următoare.

Expresiile logice ale funcţiilor sistemului sunt: G2f G3f G4f G1f f = ¯c · (a ⊕ b ⊕ d) + bc + bv + ¯c du¯ G1g G2g G3g g = [c + ( a ⊕ b ⊕ d )](b ¯ + ¯c + u)(a ¯ + ¯b) = [c + ( a ⊕ b ⊕ d )]· bc ⋅ u ⋅ ab G1h

G2h G3h G4h h = [c¯ + ( a ⊕ b ⊕ d )](b ¯ + ¯c + ¯v )(a¯ + ¯b + ¯d)[a + c + ( b ⊕ d )] = = [c¯ + ( a ⊕ b ⊕ d )]· bc ⋅ v ⋅ ab ⋅ d ·[a + c + ( b ⊕ d )]. “Partea comună” a funcţiilor este compusă din expresiile ab, bc, a ⊕ b ⊕ d şi b ⊕ d . Grupările G1f, G2f, G3f, G4f, G1g, G3g şi G2h sunt “rigide” iar grupările G2g, G1h, G3h şi G4h sunt “flexibile”. O altă posibilitate de minimizare a sistemului f, g, h este prezentată în figura următoare. În conformitate cu grupările efectuate, se obţin expresiile: f = ¯c · (a ⊕ b ⊕ d) + bc + bv + ¯c du¯ g = ¯c · (a ⊕ b ⊕ d) + b ¯c + ¯acu h = ¯c · ( a ⊕ b ⊕ d ) + (a ¯ b¯d + ab ¯d ¯) + bcd ¯ v¯ = = c + (a ⊕ b ⊕ d) + b ¯·( a ⊕ d ) + bc + d + v Expresiile a ⊕ d , a ⊕ b ⊕ d , c¯· (a ⊕ b ⊕ d) şi bc constituie “partea comună” a

136


sistemului. Grupările G1f, G2f, G3f, G4f, G1g, G2g, G3g şi G3h sunt “rigide” iar grupările G1h, G2'h şi G2"h sunt “flexibile”; această încadrare este valabilă în ipoteza că se acceptă atât grupări (simplificări) de tip I cât şi grupări de tip II. Circuitul din figura de mai jos implementează sistemul f, g, h în această variantă de minimizare.


137

9. a) Să se analizeze circuitul care implementează sistemul de funcţii f, g, h definit în problema anterioară şi să se precizeze dacă funcţionarea acestuia este afectată de hazard ca urmare a tranziţiilor unei singure variabile de intrare. Se va considera că toate porţile din structura circuitului au întârzierea de propagare egală cu tp, cu excepţia porţilor XOR; pentru acestea din urmă se va considera întârzierea egală cu 2tp. b) Să se propună o soluţie de eliminare a hazardului generat de tranziţiile unei singure variabile de intrare la ieşirile f, g, h ale circuitului. R e z o l v a r e: a) Propagarea semnalelor digitale prin porţile XOR-XNOR se deosebeşte de propagarea prin porţile AND, NAND, OR şi NOR în două aspecte: 1) porţile XOR-XNOR nu pot fi “blocate” prin fixarea unei intrări la o valoare logică, 0 sau 1, în vreme ce porţile AND-NAND se blochează prin fixarea unei intrări la 0 iar porţile OR-NOR se blochează prin fixarea unei intrări la 1; O poartă blocată reprezintă o întrerupere a tuturor căilor de propagare care o traversează. 2) porţile AND, NAND, OR, NOR au inversiune fixă (sunt fie inversoare, fie neinversoare) însă porţile XOR-XNOR au inversiune “reglabilă”; de exemplu, xr0 = x iar xr1 = x¯. Tranziţiile variabilei a nu generează hazard la ieşirea f deoarece există numai o singură cale între a şi f, şi anume a-3-4-11-19-f. De la intrarea a la ieşirea g sunt două căi, a-1-7-17-g şi a-3-4-11-17-g; aceste căi nu pot fi sensibilizate simultan deoarece c = 0 blochează calea a-1-7-17-g iar c = 1 blochează calea a-3-4-11-17-g. Ca urmare, tranziţiile variabilei a nu generează hazard nici la ieşirea g. De la intrarea a la ieşirea h sunt două căi, a-3-9-18-h şi a-3-4-10-18-h; condiţiile necesare pentru sensibilizarea lor simultană sunt b = 0 şi c = 0. Aceste condiţii sunt şi suficiente pentru ca tranziţiile variabilei a să producă hazard la ieşirea h deoarece se obţine h = (a ⊕ d) + ( a ⊕ d ) ; indiferent de valoarea logică fixată la intrarea d, tranziţiile variabilei a se propagă la h pe căi cu inversiuni diferite şi întârzieri diferite (diferenţa dintre întârzieri este 2tp). De la intrarea b la ieşirea f sunt două căi neinversoare (b-5-19-f, b-15-19f) şi una cu inversiune reglabilă (b-4-11-19-f). Sensibilizarea acesteia din urmă implică c = 0, valoare care blochează calea b-5-19-f. Condiţia v = 1 este necesară pentru sensibilizarea căii b-15-19-f. Expresia funcţiei f devine f = (a ⊕ b ⊕ d) + b + du ¯. Se generează hazard la ieşirea f dacă a ⊕ d = 1 şi du ¯ = 0; diferenţa dintre întârzierile căilor sensibilizate este 2tp. Condiţiile necesare şi suficiente pentru generarea hazardului la ieşirea f ca urmare a tranziţiilor variabilei b sunt acduv = 00111 sau acdv = 1001.

138


Ieşirea g nu este afectată de hazard deoarece nu pot fi sensibilizate simultan căile b-2-8-17-g (inversoare) şi b-4-11-17-g (cu inversiune reglabilă). Tranziţiile variabilei b generează hazard la ieşirea h în următoarele două situaţii: - când c = 0 şi a … d, deoarece sunt sensibilizate căile b-4-10-18-h (neinversoare) şi b-2-9-18-h (inversoare) având o diferenţă a timpilor de propagare egală cu tp; - când c = 1, a = 1, d = 0 şi v = 0, deoarece sunt sensibilizate căile b-2-9-18-h (inversoare) şi b-5-13-14-18-h (neinversoare) având o diferenţă a timpilor de propagare egală cu tp. De la intrarea c la ieşirea f sunt două căi inversoare, c-12-11-19-f şi c-1216-19-f, cu întârzieri egale (3tp) şi o cale neinversoare c-5-19-f cu întârzierea 2tp; căile inversoare pot fi sensibilizate separat sau simultan. Condiţiile de generare a hazardului sunt (b = 1, v = 0, a = d) sau (b = 1, v = 0, d = 1, u = 0). De la intrarea c la ieşirea g sunt două căi neinversoare, c-8-17-g şi c-7-17-g, cu întârzieri egale (2tp) şi o cale inversoare c-12-11-17-g cu întârzierea 3tp; căile neinversoare pot fi sensibilizate separat sau simultan. Condiţiile de generare a hazardului sunt (b = 0, a … d) sau (a = 0, u = 1, b … d). Tranziţiile variabilei c generează hazard şi la ieşirea h dacă (a = 1, b = 1, d = 0, v = 0); căile inversoare şi neinversoare sensibilizate sunt c-10-18-h şi respectiv c-5-13-14-18-h, cu o diferenţă de 2tp între timpii de propagare. Tranziţiile variabilei d generează hazard la ieşirea f dacă (a = 0, b = 1, c = 0, u = 0, v = 0) sau (a = 1, b = 0, c = 0, u = 0); în ambele situaţii este sensibilizată calea neinversoare d-16-19-f şi calea inversoare d-3-4-11-19-f. Diferenţa dintre duratele de propagare pe aceste căi este egală cu 4tp. Ieşirea g nu este afectată de hazard deoarece există o singură cale între d şi g. De la intrarea d la ieşirea h sunt două căi cu inversiune reglabilă, d-3-9-18-h şi d-3-4-10-18-h, şi o cale inversoare d-14-18-h. Sensibilizarea acesteia din urmă implică b = 1, c = 1 şi v = 0. Întrucât b = 1 blochează calea d-3-9-18-h iar c = 1 blochează calea d-3-4-10-18-h, ieşirea h nu este afectată de hazard ca urmare a tranziţiilor de la intrarea d. Tranziţiile variabilelor u sau v nu generează hazard deoarece există cel mult o cale de la fiecare dintre aceste intrări la fiecare dintre ieşirile f, g, h. b) Din analiza făcută la punctul a) rezultă că hazardul generat la ieşirile f, g şi h se datorează diferenţelor dintre întârzierile de propagare a căilor din următoarele grupuri: (a-3-9-18-h, a-3-4-10-18-h), (b-15-19-f, b-4-11-19-f), (b4-10-18-h, b-2-9-18-h), (b-2-9-18-h, b-5-13-14-18-h), (c-12-11-19-f, c-12-1619-f, c-5-19-f), (c-8-17-g, c-7-17-g, c-12-11-17-g), (c-10-18-h, c-5-13-14-18-h) şi (d-16-19-f, d-3-4-11-19-f). Echilibrarea întârzierilor acestor grupuri de căi se poate face numai prin modificarea întârzierilor corespunzătoare porţiunilor marcate (bold). O soluţie de eliminare a hazardului generat de tranziţiile unei


139

singure variabile de intrare constă în efectuarea modificărilor structurale indicate în figura de mai jos.

Porţile 7, 8 şi 9 din circuitul iniţial au fost înlocuite cu porţi echivalente funcţional dar care au timpii de propagare 2tp iar timpul de propagare al porţii 15 a fost mărit de la tp la 3tp; aceste modificări se pot realiza în tehnologiile MOS prin micşorarea dimensiunilor fizice ale tranzistoarelor din structurile porţilor logice, deci cu reducere de arie. Au fost introduse întârzieri pe 4 conexiuni şi anume: tp pe conexiunile dintre porţile 3-9 şi 5-19, 2tp pe conexiunea dintre intrarea c şi poarta 10, 4tp pe conexiunea dintre intrarea d şi poarta 16. Posibilităţile de modificare a întârzierilor conexiunilor sunt dependente de tehnologia de fabricaţie a circuitelor; creşterea întârzierilor se realizează de obicei cu consum de arie. Viteza maximă de operare a circuitului nu este influenţată de modificările structurale efectuate în scopul eliminării hazardului; întârzierea de propagare maximă a circuitului modificat este identică cu întârzierea maximă a circuitului iniţial şi are valoarea 6tp.

140


2.7 Probleme propuse spre rezolvare 1. a) Să se determine expresia “produs de sume” cu cost minim prin metoda Quine-McCluskey pentru funcţia f(a,b,c,d,e) reprezentată prin tabela următoare:

b) Să se implementeze funcţia f utilizând porţi logice cu două intrări şi inversoare; c) Să se implementeze funcţia f cu porţi de transmisie şi inversoare.

2. a) Să se determine expresia “sumă de produse” cu cost minim prin metoda Karnaugh pentru funcţia g(a,b,c,d,e,u,v) definită prin tabela următoare:

b) Să se implementeze funcţia g cu porţi NAND elementare şi să se analizeze dacă funcţionarea circuitului obţinut este afectată de hazard ca urmare a tranziţiilor unei singure variabile de intrare. Să se propună o soluţie de eliminare a acestui tip de hazard; c) Să se minimizeze funcţia g pentru o implementare cu porţi XOR (se pot utiliza şi porţi AND, OR, NOT) şi să se deseneze schema circuitului; d) Să se analizeze dacă tranziţiile simultane ale variabilelor b şi e generează hazard la ieşirea circuitului obţinut la punctul c).


141

3. a) Să se minimizeze sistemul de funcţii K, L, M, N definit cu ajutorul tabelelor din figura următoare; variabilele a, b, c, d, e, f sunt independente.

b) Să se implementeze sistemul de funcţii K, L, M, N utilizând porţi AND, NAND, OR, NOR, NOT, XOR, XNOR; c) Considerând că toate porţile din structura circuitului determinat la punctul b) au timpul de propagare egal cu tp cu excepţia porţilor XOR-XNOR a căror timp de propagare este 2tp, să se analizeze dacă tranziţiile variabilei d generează hazard la vreuna dintre ieşirile K, L, M, N; d) Să se analizeze dacă tranziţiile simultane ale variabilelor a şi e sunt generatoare de hazard când intrările b, c, d şi f sunt fixate la valorile 0, 1, 0 şi respectiv 1; e) Să se echilibreze toate căile dintre intrările a, b, c, d, e, f şi ieşirile K, L, M, N fără să se micşoreze viteza maximă de operare a circuitului.

142


4. Să se minimizeze şi să se implementeze cu porţi de transmisie şi inversoare sistemul de funcţii P, Q, R definit în continuare; variabilele a, b, c, d, e sunt independente. P = J(0,2,3,5,6,8,11,17,19,27,31)·J*(1,14,21,23,30)


143

Cap.3 CLASE DE CIRCUITE LOGICE COMBINAŢIONALE

Circuitele integrate digitale cu complexitate mare, numite şi sisteme digitale, conţin în structura lor un număr foarte mare de tranzistoare. Proiectarea unui circuit format din sute de mii sau milioane de tranzistoare este posibilă numai printr-o abordare funcţională şi structurală ierarhică. Astfel, un sistem se obţine prin interconectarea mai multor părţi sau subsisteme, bine definite funcţional şi structural; la rândul lor subsistemele sunt obţinute prin interconectarea unor blocuri ş.a.m.d. Această partiţionare se continuă până când se obţin “componente” cu dimensiuni rezonabile, care pot fi eficient modelate, sintetizate, optimizate, analizate etc. În acest capitol sunt prezentate blocuri combinaţionale care stau la baza construirii structurilor ierarhice.

3.1 Convertoare de cod Informaţiile pot fi reprezentate binar în diferite coduri. Reprezentarea dintr-un anumit cod poate fi prelucrată astfel încât să se obţină o reprezentare într-un alt cod. Circuitele care realizează acest tip de operaţie se numesc convertoare de cod; două exemple sunt prezentate în acest paragraf. În fig.3.1 este descrisă funcţionarea circuitului care face conversia de la codul 8421 la codul 84-2-1.

Fig.3.1 Convertor de cod 8421/84-2-1

144

Cap.3 Clase de circuite logice combinaţionale

Convertorul de cod 8421/84-2-1 este un circuit combinaţional care implementează un sistem de 4 funcţii incomplet definite x, y, v şi w care depind de variabilele a, b, c şi d. Minimizarea acestui sistem de funcţii este prezentată în fig.3.2.

Figura 3.2 Grupările efectuate în aceste tabele determină următoarele expresii logice: G1 G2 x = (a + c + d)(a + b) G3 G4 G5 y = (a ¯ + c + b ⊕ d )(a + c + b ⊕ d )(b ¯ + ¯c ) = (c + b ⊕ d )· bc G6 G7 v = ¯c d + cd¯ = c ⊕ d G8 w=d Sistemul de funcţii 3.1 este implementat de circuitul din fig.3.3.

Fig.3.3 Implementarea convertorului 8421/84-2-1

(3.1)

145


În fig.3.4 este descrisă funcţionarea circuitului care face conversia de la codul “2 din 5” la codul “exces 3”.

Fig.3.4 Convertor de cod 2-din-5/exces 3 Minimizarea sistemului de funcţii incomplet definite x, y, v, w este prezentată în fig.3.5. Spaţiile libere din tabelele de adevăr conţin valori indiferente.

Figura 3.5 Convertorul de cod 2-din-5/exces 3 este descris de relaţiile 3.2 şi este

146


implementat de circuitul din fig.3.6. G1 G2 x =d + e + a G3 G4 ¯c = bc¯ + a + b + c y = bc¯ + ¯a b G5 G6 G7 v = ac + be + ¯c d

(3.2)

G8 G9 ¯ + ¯ad = a + b + d + ¯ad w =ab¯ d

Fig.3.6 Implementarea convertorului 2-din-5/exces 3

3.2 Codificatoare-decodificatoare Codificatoarele sunt circuite combinaţionale care au 2n intrări (sau mai puţine) şi n ieşiri; dacă o singură intrare a circuitului este activă la un moment dat atunci această intrare este “indicată” prin intermediul unei combinaţii de n biţi de ieşire numită adresă. O intrare este considerată activă dacă are o anumită

147


valoare logică validă v 0 {0, 1} şi inactivă dacă are valoarea v¯. În fig.3.7a, b sunt desenate simbolurile grafice pentru codificatoarele cu intrări active pe nivelul 1 logic şi respectiv cu intrări active pe 0 logic.

Fig.3.7 Simboluri pentru codificatoare de adresă Tabela de funcţionare a unui codificator de adresă cu intrări active pe nivelul 0 logic este reprezentată în fig.3.8; echivalentul zecimal al adresei A1A0 este egal cu indicele intrării active. Funcţiile A1 şi A0 sunt incomplet specificate. I3 1 1 1 0

I2 1 1 0 1

I1 1 0 1 1

I0 A1 A0 0 0 0 1 0 1 1 1 0 1 1 1

A1 = I3 + I2 A0 = I3 + I1 Figura 3.8

Expresiile ieşirilor A1 şi A0 au fost determinate în mod direct pe baza tabelei; astfel, A1 are valoarea 1 numai dacă este activă fie intrarea I3 fie intrarea I2. În funcţionarea acestui codificator există ambiguităţi; indicaţia A1A0 nu este corectă dacă nici o intrare nu este activă sau dacă sunt active simultan mai multe intrări. De exemplu, când toate cele 4 intrări sunt inactive rezultă A1A0 = 00; dacă sunt active simultan intrările I2 şi I1 rezultă A1A0 = 11. O funcţionare fără ambiguităţi se obţine în cazul codificatorului de adresă cu prioritate. Circuitul are o ieşire suplimentară prin care se indică dacă este activă cel puţin o intrare sau dacă toate intrările sunt inactive. Când mai multe intrări sunt active simultan circuitul generează adresa intrării active care are prioritatea cea mai mare; se consideră că prioritatea unei intrări este egală cu indicele acesteia. Tabela de funcţionare şi simbolul unui codificator de adresă cu prioritate, cu 4 intrări active pe nivelul 0, sunt reprezentate în figura 3.9.

148


Funcţionarea codificatorului poate fi blocată sau validată cu ajutorul intrării de autorizare notată Enable; blocarea este determinată de Enable = 0 şi în această situaţie toate ieşirile circuitului sunt deconectate, adică sunt puse în starea de înaltă impedanţă notată Z4. Ieşirea notată AI (Active Input) indică existenţa sau absenţa intrărilor active atunci când este autorizată funcţionarea codificatorului.

Fig.3.9 Codificator de adresă cu prioritate Deconectarea ieşirilor poate fi realizată cu porţi de transmisie. Expresiile logice care descriu funcţionarea codificatorului din fig.3.9 când Enable = 1 sunt:

 AI = I3 ⋅ I2 ⋅ I1 ⋅ I0   A1 = I3 + I3 ⋅ I2 = I3 + I2   A0 = I3 + I3 ⋅ I2 ⋅ I1 = I3 + I2 ⋅ I1 O implementare a acestui codificator este reprezentată în fig.3.10.

Figura 3.10

(3.3)

149


Decodificatoarele sunt circuite combinaţionale care activează una sau mai multe ieşiri în funcţie de codul aplicat la intrări. Sunt prezentate în continuare trei tipuri de decodificatoare. Decodificatoarele de adresă reprezentate prin simbolurile din fig.3.11a, b sunt numite şi decodificatoare 1-din-2n deoarece activează o singură ieşire. Aceste circuite realizează funcţia inversă codificatoarelor de adresă. Valorile logice aplicate la cele n intrări, marcate cu cifrele zecimale 0, 1, 2, ..., n - 1, constituie adresa care este decodificată; adresa An-1...A1A0 determină activarea ieşirii marcate cu cifra k, în conformitate cu relaţia k(10) = An-1...A1A0(2).

Figura 3.11 Decodificatorul din fig.3.11a “generează” toţi mintermenii de n variabile Y0 = A ¯ n-1·...·A ¯ 1·A ¯ 0, Y1 = A ¯ n-1·...·A ¯ 1·A0, ..., Y2n −1 = An-1·...·A1·A0 iar decodificatorul din figura 3.11b “generează” toţi maxtermenii de n variabile ¯ 0, ..., Y2n −1 = A ¯ n-1 +...+ A ¯1 + A ¯ 0. Y0 = An-1 +... + A1 + A0, Y0 = An-1 +... + A1 + A Tabela de funcţionare a unui decodificator 1-din-4 cu ieşiri active pe nivelul logic 1 şi cu intrare de autorizare activă pe nivelul 0 este prezentată în fig.3.12.

Figura 3.12

150


Când Enable = 1 funcţionarea decodificatorului este blocată; în această situaţie toate ieşirile sunt inactive. Structura circuitului la nivel de poartă logică este reprezentată în fig.3.13.

Fig.3.13 Implementare a decodificatorului 1-din-4 Decodificatorul 1-din-4 cu intrare de autorizare poate fi expandat adică două sau mai multe astfel de circuite pot fi conectate astfel încât să se obţină un decodificator 1-din-2n, cu sau fără intrare de autorizare. În fig.3.14 şi 3.15 sunt desenate schemele de expandare a decodificatorului 1-din-4 pentru a obţine un decodificator 1-din-8 fără intrare de autorizare şi respectiv cu intrare de autorizare.

Figura 3.14 Blocul CLC din fig.3.14 este descris de relaţiile a = A ¯ 2, b = A2, c = A1, d = A1, e = A0 şi f = A0, deduse în mod direct prin comparaţii în tabelele de adevăr.

151


Figura 3.15 Decodificatoarele 1-din-2n pot fi considerate convertoare de cod binar/zecimal. Un alt tip de decodificator este decodificatorul BCD-zecimal; acesta poate fi privit ca decodificator de adresă modificat (decodificator 1-din-10) sau convertor de cod BCD/zecimal. Tabela de funcţionare şi simbolul grafic al unui decodificator BCD-zecimal cu ieşiri active pe nivelul logic 0 sunt prezentate în fig.3.16.

Fig.3.16 Decodificator BCD-zecimal Intrarea cea mai semnificativă este D iar cea mai puţin semnificativă este A. Pentru oricare din cele 6 combinaţii de intrare care nu reprezintă coduri BCD (1010, 1011, 1100, 1101, 1110, 1111) toate ieşirile decodificatorului sunt inactive; datele de intrare “false” sunt rejectate. Un decodificator care activează simultan mai multe ieşiri este decodificatorul BCD-7 segmente, utilizat pentru comanda celulelor de afişare

152


cu 7 segmente. Aceste celule pot fi de tip LED (Light Emitting Diode) sau LCD (Liquid Crystal Display); segmentele sunt notate şi poziţionate după cum se arată în fig.3.17.

Fig.3.17 Celulă de afişare cu 7 segmente Funcţionarea unui decodificator BCD-7 segmente cu ieşiri active pe nivelul logic 1 este descrisă de tabela din fig.3.18. Circuitul are două intrări de test notate LT (Lamp Test) şi BL (Blanking). Combinaţiile de intrare care nu sunt coduri BCD pot fi rejectate sau li se pot atribui alte semnificaţii decât cifre ale bazei 10: -, E, b, c, d, ε, h, n, o, u, A, C, F, H, L, P.

Figura 3.18

3.3 Multiplexoare-demultiplexoare Multiplexoarele sunt circuite combinaţionale care selectează una dintre intrările de date şi o direcţionează către singura ieşire; selecţia se realizează prin intermediul unor intrări de control. Aceste circuite mai sunt numite şi selectoare. Demultiplexoarele realizează funcţia inversă a multiplexoarelor; singura intrare de date este direcţionată către una dintre ieşirile circuitului,

153


ieşire care este selectată cu ajutorul unor intrări de control sau de selecţie. Demultiplexoarele mai sunt numite şi distribuitoare. Simbolurile multiplexoarelor şi demultiplexoarelor sunt desenate în fig.3.19. Intrarea de autorizare Enable este opţională.

Figura 3.19 Selecţia intrării de date Ik în cazul multiplexoarelor şi respectiv a ieşirii Yk în cazul demultiplexoarelor se realizează după regula k(10) = Sn-1...S1S0(2). Dacă circuitele sunt autorizate să funcţioneze atunci Y = Ik şi respectiv Yk = I; altfel, toate ieşirile sunt fie blocate pe un nivel logic, fie sunt puse în starea de înaltă impedanţă Z4. Tabela de adevăr, ecuaţia de funcţionare şi structura unui MUX de 4 căi sunt prezentate în fig.3.20. Blocarea funcţionării circuitului, utilizând o comandă suplimentară de autorizare, se poate obţine fie prin blocarea porţii OR fie prin blocarea porţilor AND. Expresia ieşirii Y reprezintă o funcţie logică arbitrară, de variabile S1, S0 şi ale cărei valori sunt I0, I1, I2 şi I3. Orice funcţie

Figura 3.20

154


logică de două variabile poate fi implementată utilizând numai un MUX de 4 căi. Un exemplu de implementare a unei funcţii logice utilizând un MUX de 8 căi este ilustrat în fig.3.21.

Fig.3.21 Implementare a unei funcţii logice cu MUX Multiplexoarele pot fi expandate; o schemă de conectare a 3 MUX-uri de 2 căi care este echivalentă cu un MUX de 4 căi este desenată în fig.3.22.

Fig.3.22 Expandare MUX de la 2 căi la 4 căi Structura demultiplexorului de 2 căi este reprezentată în fig.3.23.

Fig.3.23 Demultiplexoare de 2 căi


155

Se poate observa din fig.3.23b că intrarea de date I şi intrarea de autorizare Enable sunt echivalente funcţional; acest lucru este independent de dimensiunile demultiplexorului. O schemă de expandare a demultiplexorului de la 2 căi la 4 căi este desenată în fig.3.24.

Fig.3.24 Expandare DEMUX Observaţie: Demultiplexoarele pot fi utilizate ca decodificatoare de adresă. În funcţie de structură, intrarea de date se fixează fie la 0, fie la 1 logic şi are semnificaţie de intrare de autorizare; adresa care va fi decodificată se aplică la intrările de selecţie. De asemenea, decodificatoarele de adresă cu intrare de autorizare pot fi utilizate ca demultiplexoare; intrarea de autorizare devine intrare de date. Multiplexoarele şi demultiplexoarele prezentate până acum sunt circuite unidirecţionale şi procesează numai semnale digitale. Cu ajutorul porţilor de transmisie se pot obţine circuite bidirecţionale, care procesează şi semnale analogice. Mai mult, structura multiplexorului devine identică cu aceea a demultiplexorului; un astfel de MUX sau DEMUX este numit MUX/DEMUX analogic şi are structura reprezentată în fig.3.25.

Fig.3.25 MUX/DEMUX analogic

156


Dacă funcţionarea decodificatorului de adresă din structura MUX/DEMUX este blocată atunci toate cele 2n-1 porţi de transmisie sunt “întreruperi” iar ieşirile de date ale circuitului sunt în starea de înaltă impedanţă Z4; dacă decodificatorul este autorizat să funcţioneze, atunci o singură poartă de transmisie este în stare de conducţie.

3.4 Generatoare-detectoare de paritate Paritatea unui “pachet” de biţi, care în general are semnificaţie de număr binar sau de cuvânt al unui cod oarecare, este egală cu suma modulo 2 a biţilor; paritatea are valoarea 0(1) dacă numărul de biţi din pachet este par(impar). Detectorul “elementar” de paritate este poarta XOR sau XNOR. Structura detectorului de paritate este identică cu aceea a generatorului de paritate şi constă dintr-o reţea de porţi XOR-XNOR. Un generator-detector de paritate de 4 biţi este reprezentat în fig.3.26.

Fig.3.26 Generator-detector de paritate Intrarea P (paritate) se fixează la 0 când circuitul este utilizat ca detector de paritate a unui pachet de 4 biţi, Y = C3rC2rC1rC0. Circuitul poate fi utilizat şi pentru detecţia parităţii cuvintelor de 5 biţi, Y = C4rC3rC2rC1rC0, aplicând la intrarea P bitul C4; ordinea de aplicare a biţilor unui cuvânt de cod la intrările detectorului de paritate este arbitrară deoarece operaţia logică SAU EXCLUSIV este comutativă şi asociativă. De asemenea, intrarea P poate fi utilizată şi pentru expandarea circuitului. Combinaţiile de 4 biţi C3C2C1C0 pot fi “codificate” prin adăugarea unui bit de control Y, obţinut la ieşirea circuitului din fig.3.26 utilizat ca generator de paritate; toate cuvintele de cod YC3C2C1C0 au aceeaşi paritate P: YrC3rC2rC1rC0 = (C3rC2rC1rC0rP)rC3rC2rC1rC0 = P. Codurile formate numai din cuvinte care au aceeaşi paritate, 0 sau 1, sunt coduri detectoare de erori. Dacă la transmisia unor astfel de cuvinte de cod (fie

157


la distanţă, fie local între circuite care fac parte din acelaşi sistem digital) se produc erori logice care afectează un număr impar de biţi din cadrul aceluiaşi cuvânt, atunci la recepţie erorile pot fi detectate; erorile care afectează un număr par de biţi ai aceluiaşi cuvânt de cod YC3C2C1C0 nu sunt detectate. O schemă de principiu a codificării informaţiei C3C2C1C0, transmisiei şi controlului parităţii la recepţie este reprezentată în fig.3.27.

Figura 3.27 Dacă la ieşirea detectorului de paritate se obţine valoarea logică v¯ atunci în cuvântul recepţionat YC3C2C1C0 există 1, 3 sau 5 biţi eronaţi; dacă detectorul de paritate indică Y = v atunci cuvântul recepţionat este identic cu cel transmis ori conţine 2 sau 4 erori.

3.5 Circuite de deplasare Deplasările sunt utilizate în special în cadrul operaţiilor aritmetice; deplasarea unui număr binar cu r ranguri spre stânga (spre cifra cea mai semnificativă) este echivalentă cu înmulţirea cu 2r iar deplasarea cu r ranguri spre dreapta (spre cifra cea mai puţin semnificativă) este echivalentă cu împărţirea prin 2r. De exemplu, prin deplasarea numărului 101,1(2) (= 5,5(10)) spre stânga cu 2 ranguri se obţine 10110 (= 22(10)) iar prin deplasarea spre dreapta cu 1 rang se obţine 10,11 (= 2,75(10)); dacă deplasarea implică un format de reprezentare mai mare, atunci noile cifre care sunt introduse în rangurile cele mai semnificative sau în rangurile cele mai puţin semnificative au valoarea 0(L). Circuitele de deplasare (shifters) combinaţionale sunt mult mai rapide decât cele secvenţiale şi pot să realizeze într-un singur pas deplasări cu un număr arbitrar de ranguri. Un circuit de deplasare are de obicei 2n intrări de date D2n-1...D1D0, n+1 intrări de control a deplasării Shift0, Shift1, ..., Shiftn şi n ieşiri Yn-1...Y1Y0,

158


după cum se arată în fig.3.28. O singură intrare de control Shiftk, k = 0, 1, ..., n este activă la un moment dat, adică are valoarea logică 1; această comandă determină selectarea intrărilor consecutive Dn+k-1...Dk+1Dk şi conectarea lor la ieşirile circuitului: Yn-1...Y2Y1Y0 = Dn+k-1...Dk+2Dk+1Dk .

Fig.3.28 Circuit de deplasare combinaţional “Informaţia” care va fi procesată de către circuitul de deplasare este un număr sau un cuvânt format din n biţi. Acest număr se aplică fie la intrările Dn-1...D1D0, fie la intrările D2n-1...Dn+1Dn; la celelalte n intrări ale circuitului se atribuie numai valori logice 0 sau numai valori logice 1. Circuitul de deplasare din fig.3.28 poate fi utilizat şi pentru efectuarea operaţiilor de rotire sau de permutare circulară a unui număr reprezentat întrun format de n biţi A = An-1...A1A0; pentru aceasta numărul A se aplică atât la intrările mai puţin semnificative cât şi la intrările mai semnificative, adică D2n-1...Dn+1Dn = An-1...A1A0 şi Dn-1...D1D0 = An-1...A1A0 . Dacă se activează una dintre comenzile Shift0 sau Shiftn se obţine Yn-1Yn-2 ...Y1Y0 = An-1An-2...A1A0. Dacă Shift1 = 1 se obţine Yn-1Yn-2 ...Y1Y0 = A0An1...A2A1, adică o rotire la stânga cu un rang iar dacă Shiftn-1 = 1 se obţine Yn-1Yn-2 ...Y1Y0 = An-2An-3...A0An-1, adică o rotire la dreapta cu un rang; Shift2 = 1 determină o rotire la stânga cu două ranguri iar Shiftn-2 = 1 determină o rotire la dreapta cu două ranguri ş.a.m.d. În fig.3.29 este reprezentată implementarea cu porţi de transmisie a unui circuit de deplasare cu dimensiunea n = 3; implementarea se poate extinde cu uşurinţă la orice dimensiune. Pe baza acestei structuri se poate observa că, independent de dimensiunea n, semnalele aplicate la intrările de date D traversează numai un singur nivel de porţi de transmisie până la ieşirile Y; viteza maximă de operare a circuitului este determinată în principal de routingul acestuia, adică de capacităţile parazite ale conexiunilor.

159


Figura 3.29

3.6 Comparatoare Aceste circuite combinaţionale determină valoarea relativă a două numere binare: “mai mic”, “egal” sau “mai mare”. Fie două numere binare întregi şi fără semn A = An-1An-2...A1A0 şi B = Bn-1Bn-2...B1B0. Compararea acestor numere se efectuează prin comparaţii succesive ale cifrelor care au acelaşi rang, Ak şi Bk, începând de la cifrele cele mai semnificative şi continuând către cifrele cu rangul 0; dacă An-1 … Bn-1 atunci comparaţia se încheie deoarece fie A > B, fie A < B iar dacă An-1 = Bn-1 atunci se continuă comparaţia cu cifrele din rangul n2. Compararea biţilor cu rangul k este necesară numai dacă toate comparaţiile anterioare au ca rezultat valoarea “egal”. Compararea a două numere binare cu parte întreagă şi parte fracţionară, cu acelaşi format, se efectuează ca în cazul numerelor binare întregi indiferent de poziţia virgulei. Acest algoritm de comparare se poate extinde şi pentru numerele binare sau codurile binare cu semn; deoarece semnul + se codifică de obicei cu 0 iar semnul - se codifică cu 1 şi ocupă rangul cel mai semnificativ,

160


trebuie ca rezultatul comparării semnelor să fie modificat din “mai mic” în “mai mare” şi reciproc sau să se recodifice semnele prin complementarea acestora. Simbolul grafic şi tabelele care descriu funcţionarea unui comparator numeric de 1 bit, cu ieşiri active pe nivelul logic 1 şi cu intrare de autorizare a funcţionării, sunt reprezentate în fig.3.30.

Figura 3.30 Ecuaţiile de funcţionare ale celulei de comparare de 1 bit, determinate direct din tabelele de mai sus, sunt reprezentate de sistemul 3.4 iar implementarea este desenată în fig.3.31 x = Enable·A ¯ k·Bk y = Enable· ( A k B k + A k Bk )

(3.4)

z = Enable·Ak·B ¯k

Figura 3.31 Celula de comparare de 1 bit, cu sau fără intrare de autorizare, poate fi utilizată la construirea comparatoarelor de mai mulţi biţi. O schemă de


161

expandare generală, în care sunt conectate două comparatoare fără intrare de autorizare, este prezentată în fig.3.32. Comparatorul COMP1 compară cei mai semnificativi n1 biţi iar comparatorul COMP2 compară cei mai puţin semnificativi n2 biţi. Circuitul obţinut prin această interconectare este un comparator de n = n1 + n2 biţi, fără intrare de autorizare; autorizarea se poate face prin “condiţionarea” ieşirilor de către un semnal digital, ca în fig.3.31.

Fig.3.32 Schemă de expandare a comparatoarelor Ieşirile comparatorului de n biţi din figura de mai sus sunt active pe nivelul 1 logic: - ieşirea A < B se activează dacă COMP1 indică “mai mic” (adică “<” = 1) sau dacă COMP1 indică “egal” şi COMP2 indică “mai mic”; - ieşirea A = B se activează dacă ambele comparatoare indică “egal”; - ieşirea A > B se activează dacă COMP1 indică “mai mare” sau dacă COMP1 indică “egal” şi COMP2 indică “mai mare”. Dacă din schema desenată în fig.3.32 se elimină comparatorul COMP2 şi se consideră că cele 5 porţi logice fac parte din structura comparatorului COMP1 atunci se obţine un comparator care nu mai necesită componente exterioare pentru expandare; acest nou comparator are 3 intrări de expandare, notate tot cu simbolurile <, = şi >, la care se conectează ieşirile cu aceleaşi semnificaţii din comparatorul biţilor cu rangurile imediat inferioare. O schemă de expandare a mai multor comparatoare de acest fel este desenată în fig.3.33; comparatoarele pot fi identice ca “dimensiune” sau diferite. La intrările de expandare ale comparatorului biţilor care au rangurile cele mai puţin semnificative trebuie aplicate valorile “<” = 0, “=” = 1 şi “>” = 0.

162


Figura 3.33

3.7 Sumatoare-scăzătoare Sumatorul este unul dintre cele mai studiate circuite digitale. Există mai multe posibilităţi de efectuare a adunării numerelor binare, fiecare soluţie având propriul compromis arie-viteză. Scăderea numerelor binare se poate efectua fie utilizând scăzătoare (aceste circuite se deosebesc de sumatoare din punct de vedere funcţional şi structural), fie utilizând sumatoare; în acest din urmă caz scăderea se realizează prin intermediul adunării codurilor complementare, după cum s-a arătat în cap.1. Subcircuitul de bază în construirea sumatoarelor este sumatorul elementar (full adder) prezentat în fig.3.34.

Fig.3.34 Sumator elementar Sumatorul elementar are ca intrări biţii din rangul k ai operanzilor X şi Y (xk şi respectiv yk) şi bitul de transport (carry) ck care reprezintă o depăşire a formatului de 1 bit la adunarea efectuată în rangul k - 1; cele două ieşiri ale sumatorului sunt bitul din rangul k al rezultatului adunării (sk) şi un bit de transport ck+1 care reprezintă o depăşire de format şi care trebuie luat în

163


considerare la adunarea din rangul k + 1. Operaţia efectuată de sumatorul elementar poate fi reprezentată sub forma xk + yk + ck = ck+1sk în care “+” reprezintă adunarea algebrică în baza 2 iar rezultatul adunării este un număr binar format din două cifre (MSB = ck+1, LSB = sk). Expresiile logice care descriu funcţionarea sumatorului elementar, în conformitate cu grupările efectuate în tabelele de adevăr din fig.3.34, sunt: sk = xkr ykr ck

(3.5)

ck+1 = xk yk + xk ck + yk ck = xk yk + (xk + yk )ck O implementare a sumatorului elementar este reprezentată în fig.3.35 (s-a utilizat expresia x k ⊕ y k = x k y k + x k + y k ).

Fig.3.35 Structura sumatorului elementar Tabelele de adevăr care descriu funcţionarea unui scăzător elementar (full subtractor) sunt reprezentate în fig.3.36. Scăzătorul elementar are ca intrări biţii din rangul k ai operanzilor X şi Y (xk şi respectiv yk) şi bitul de împrumut (borrow) bk care reprezintă o depăşire a formatului de 1 bit la scăderea efectuată

164


în rangul k - 1; cele două ieşiri ale scăzătorului sunt bitul din rangul k al rezultatului scăderii (dk) şi un bit de împrumut bk+1 care reprezintă o depăşire de format şi care trebuie luat în considerare la scăderea din rangul k + 1. Operaţia efectuată de scăzătorul elementar poate fi reprezentată sub forma xk - yk - bk = bk+1dk în care “-” reprezintă scăderea algebrică în baza 2 iar rezultatul scăderii este un număr binar format din două cifre (MSB = bk+1, LSB = dk).

Fig.3.36 Scăzător elementar Expresiile logice care descriu funcţionarea scăzătorului elementar, în conformitate cu grupările efectuate în tabelele de adevăr din fig.3.36, sunt: dk = xkr ykr bk

(3.6)

bk+1 = ¯x k yk + ¯x kbk + yk bk = x¯k yk + (x¯k + yk )bk Structura scăzătorului elementar este asemănătoare cu aceea a sumatorului elementar; funcţiile sk şi dk sunt identice iar expresia logică a împrumutului bk+1 se poate obţine din expresia transportului ck+1 prin complementarea variabilei xk. Sistemul 3.6 poate fi rescris sub următoarea formă echivalentă: dk = (x¯kr yk)r bk

(3.7)

bk+1 = ¯x k yk + ¯x kbk + yk bk = x¯k yk + (x¯k + yk )bk Aceste relaţii indică una dintre posibilităţile de modificare a structurii reprezentate în fig.3.35 pentru a obţine o structură de scăzător elementar; circuitul modificat este desenat în fig.3.37.


165

Fig.3.37 Structura scăzătorului elementar O celulă mixtă sumator/scăzător elementar este prezentată în fig.3.38; operaţia este selectată cu ajutorul intrării de control notată op (adunare dacă op = 0 şi scădere dacă op = 1).

Fig.3.38 Sumator/scăzător elementar Funcţia logică realizată la ieşirea de transport/împrumut a circuitului poate fi reprezentată sub forma: vk+1 = yk ·(xkr ukr op) + uk ·(xkr op)

(3.8)

166


O implementare a celulei sumator/scăzător elementar pe baza relaţiei 3.8 este reprezentată în fig.3.39.

Fig.3.39 Implementare a celulei sumator/scăzător elementar O altă variantă de implementare a celulei sumator/scăzător este desenată în fig.3.40 şi reprezintă o “combinare” a schemelor de sumator şi de scăzător din figurile 3.35 şi 3.37. Porţile 1 şi 2 au inversiunea controlată de variabila op.

Fig.3.40 Sumator/scăzător elementar

167


3.7.1 Sumatoare-scăzătoare binare cu transport-împrumut succesiv Sumatoare, scăzătoare sau sumatoare-scăzătoare de n biţi se pot obţine printr-o simplă interconectare a n celule elementare după cum se arată în fig.3.41. Denumirea de transport/împrumut succesiv reflectă modul de propagare a transportului sau împrumutului prin toate celulele circuitului, de la celula 0 la celula n - 1; considerând că operanzii X, Y şi transportul (împrumutul) de intrare

Figura 3.41

168


c0 (b0) se aplică simultan la intrările circuitelor din fig.3.41, atunci la ieşirile celulelor sunt disponibile rezultatele după un regim tranzitoriu care creşte în durată proporţional cu rangul celulelor. Fie un sumator de n biţi compus din celule elementare identice cu aceea reprezentată în fig.3.35; se consideră că toate porţile din structura acestei celule au întârzierea tp cu excepţia porţii XOR a cărei întârziere este 2tp. În tabela din fig.3.42 sunt calculate valorile întârzierilor (în raport cu momentul de aplicare a operanzilor X, Y şi transportului de intrare c0) după care sunt disponibile rezultatele de la ieşirile celulelor. ieşire s0 c1 s1 c2 s2 c3 s3 c4 s4 c5 . . . sn-1 cn

întârziere 5tp 3tp 5tp 5tp 7tp 7tp 9tp 9tp 11tp 11tp . . . [5 + 2(n-2)]tp, n > 1 [3 + 2(n-1)]tp, n > 0

Fig.3.42 Întârzierile sumatorului cu transport succesiv Calea critică din punct de vedere a vitezei de operare este calea de propagare a transportului c0-c1-c2-c3-...-cn. Rezultate asemănătoare cu acelea din fig.3.42 se obţin şi în cazurile scăzătorului cu împrumut succesiv şi circuitului mixt sumator-scăzător cu transport-împrumut succesiv, pentru orice implementare a celulelor elementare de bază. Dezavantajul major al circuitelor din fig.3.41 constă în reducerea vitezei de operare odată cu creşterea dimensiunilor acestora (adică cu mărirea numărului de celule elementare care compun circuitele). Avantajele circuitelor


169

din fig.3.41 sunt următoarele: - proiectarea implică un efort redus de calcul; - aria ocupată este mică în raport cu alte arhitecturi de sumatoare, scăzătoare sau sumatoare-scăzătoare; - testarea sau verificarea funcţionării este simplă şi eficientă (această proprietate va fi “demonstrată” în cap.5). Creşterea vitezei de operare a sumatoarelor/scăzătoarelor se poate realiza prin modificarea modului de propagare a transportului/împrumutului, adică de interconectare a celulelor elementare; prin aceasta se măreşte aria ocupată pe chip. Trei tipuri de sumatoare binare, mai rapide decât cel cu transport succesiv, sunt prezentate în paragrafele următoare (aceste tehnici de creştere a vitezei se aplică şi scăzătoarelor sau circuitelor mixte sumator-scăzător). 3.7.2 Sumatoare binare cu transport anticipat La adunarea xk + yk + ck efectuată în rangul k apare transport către rangul k + 1 (adică ck+1 = 1) în următoarele două situaţii: 1) xk = yk = 1; În acest caz transportul ck+1 = 1 este generat local, de către celula de rangul k, indiferent de valoarea transportului ck de la intrarea acesteia. 2) xk … yk şi ck = 1 (sau xk + yk = 1 şi ck = 1). În acest caz transportul ck+1 = 1 apare datorită propagării transportului ck = 1 prin sumatorul elementar de rangul k. Fie Gk = xk yk şi Pk = xk + yk funcţia de generare şi respectiv funcţia de propagare a transportului corespunzătoare celulei cu rangul k. Sistemul 3.5 care descrie funcţionarea sumatorului elementar poate fi rescris sub forma: sk = xkr ykr ck

(3.9)

ck+1 = Gk + Pk ck Structura unui sumator de n biţi cu transport anticipat este desenată în fig.3.43.

Fig.3.43 Sumator cu transport anticipat

170


Fiecare celulă elementară din structura sumatorului de n biţi cu transport anticipat “calculează” valorile a trei funcţii logice şi anume bitul sumă cu rangul corespunzător poziţiei celulei sk, funcţia de generare a transportului Gk şi funcţia de propagare a transportului Pk. Cu excepţia celulei de rang 0, toate celulele sumatorului au la intrarea lor de transport valori determinate de către blocul GTA; acesta trebuie să determine simultan toate transporturile c1, c2, ..., cn-1, cn, sarcină posibilă de realizat deoarece toate celulele furnizează simultan valorile Gk , Pk. Structura unei celule elementare din cadrul sumatorului cu transport anticipat este mai simplă decât a celei din fig.3.35 şi este desenată în fig.3.44.

Figura 3.44 Structura blocului GTA se determină cu ajutorul relaţiei ck+1 = Gk + Pk ck (a doua din sistemul 3.9) astfel: c1 = G0 + P0c0 c2 = G1 + P1(G0 + P0c0) = G1 + P1G0 + P1P0c0 (3.10) c3 = G2 + P2(G1 + P1G0 + P1P0c0) = G2 + P2G1 + P2P1G0 + P2P1P0c0 c4 = G3 + P3(G2 + P2G1 + P2P1G0 + P2P1P0c0) = G3 + P3G2 + P3P2G1 + + P3P2P1G0 + P3P2P1P0c0 etc.


171

Cele 4 expresii logice calculate în sistemul 3.10 pot fi realizate cu subcircuite compuse din două nivele de porţi elementare, dacă se acceptă faptul că o poartă logică AND sau OR cu 5 intrări mai este încă elementară (noţiunea de poartă logică elementară implică o limitare asupra numărului de intrări după cum se va arăta în cap.4). În ipoteza simplificatoare că toate porţile elementare au întârzierea de propagare egală cu tp, transporturile c1 ÷ c4 au valorile disponibile după o întârziere egală cu 3tp faţă de momentul de aplicare la intrările sumatorului a operanzilor X, Y şi transportului c0 (o întârziere egală cu tp este introdusă de celulele elementare care determină valorile G, P şi o întârziere egală cu 2tp este introdusă de GTA). Dacă întârzierea porţii XOR este 2tp atunci fiecare dintre rezultatele s0 ÷ s3 sunt disponibile la ieşirile sumatorului după o întârziere egală cu 5tp. Transporturile c5, c6, c7, ... nu pot fi determinate cu subcircuite compuse numai din două nivele de porţi elementare; aceasta înseamnă ca rezultatele s4, s5, s6, ... vor fi disponibile după întârzieri mai mari decât 5tp. De obicei se realizează sumatoare cu transport anticipat de 4 biţi. Acestea pot fi interconectate la rândul lor în două moduri pentru a obţine sumatoare cu dimensiuni mai mari; ambele tipuri de sumatoare sunt mai rapide decât cele cu transport succesiv. Cea mai simplă schemă de expandare este prezentată în fig.3.45. Acest mod de interconectare este identic cu acela utilizat pentru obţinerea sumatoarelor cu

Fig.3.45 Expandarea “serie” a sumatorului de 4 biţi cu transport anticipat

172


transport succesiv şi este cel mai folosit deoarece reţeaua de interconexiuni este mai simplă de proiectat şi ocupă arie mai mică. Al doilea mod de expandare a sumatorului cu transport anticipat constă în utilizarea mai multor nivele de anticipare a transportului; interconectarea sumatoarelor de 4 biţi se face după principiul ilustrat în fig.3.43 pentru sumatoare elementare. O schemă de expandare cu două nivele de anticipare a transportului este desenată în fig.3.46; cele 5 blocuri GTA sunt identice.

Fig.3.46 Sumator de 16 biţi cu două nivele de anticipare a transportului


173

În locul transportului c4 blocurile GTA din fig.3.46 calculează funcţiile G4 = G3 + P3G2 + P3P2G1 + P3P2P1G0 P4 = P3P2P1P0

(3.11)

În schema de expandare din fig.3.45 transporturile c1 ÷ c4 au valorile disponibile după o întârziere egală cu 3tp (faţă de momentul de aplicare la intrările sumatorului a operanzilor X, Y şi transportului c0) iar transporturile c5, c6, c7, cout au valorile disponibile după o întârziere egală cu 5tp; întârzierile rezultatelor s0 ÷ s4 sunt egale cu 5tp iar cele ale rezultatelor s5, s6, s7 sunt egale cu 7tp. Dacă un al treilea sumator de 4 biţi cu transport anticipat se adăugă în “lanţul” din fig.3.45 atunci rezultatul s8 se obţine după 7tp iar s9, s10, s11 se obţin cu întârzierea 9tp; fiecare nou sumator de 4 biţi adăugat determină o creştere a întârzierii cu 2tp. Un sumator de 4n biţi construit după modelul din fig.3.45 calculează cei mai semnificativi 3 biţi cu întârzierea (5 + 2n)tp şi este de aproximativ 4 ori mai rapid decât un sumator de 4n biţi cu transport succesiv; cei mai semnificativi 2 biţi ai acestuia din urmă sunt disponibili după (1 + 8n)tp. Rezultatele s0 ÷ s3 ale sumatorului din fig.3.46 se obţin după 5tp iar s4 ÷ s15 se obţin după 7tp. Fiecare nivel de anticipare a transportului introduce o întârziere a rezultatelor egală cu 2tp însă dimensiunile sumatorului se măresc de 4 ori cu fiecare nou nivel de anticipare. Un sumator cu 3 nivele de anticipare a transportului (sau 3 nivele de GTA) este un sumator de 64 de biţi şi se obţine prin conectarea a 4 sumatoare identice cu acela din fig.3.46 la un nou GTA; viteza de operare a acestuia este de aproximativ 14 ori mai mare decât aceea a sumatorului de 64 de biţi cu transport succesiv (129tp/9tp – 14,33). Sumatorul cu transport anticipat de 4 biţi reprezentat în fig.3.43 şi sumatoarele obţinute prin expandarea acestuia după schemele din fig.3.45 şi 3.46 au căi critice diferite şi mai scurte faţă de cele ale sumatoarelor cu transport succesiv corespondente ca dimensiuni. 3.7.3 Sumatoare binare cu transport în salt Un sumator cu transport în salt se obţine prin partiţionarea unui sumator cu transport succesiv în sumatoare cu dimensiuni mai mici (nu neapărat egale între ele) şi adăugarea unor subcircuite care să determine, atunci când este posibil, valorile de la ieşirile de transport ale acestor sumatoare mult mai devreme în comparaţie cu propagarea succesivă. Pentru aceasta fiecare sumator elementar trebuie să implementeze funcţiile sk , ck+1 şi funcţia de propagare a transportului Pk = xkr yk; această ultimă funcţie este realizată implicit de către orice sumator elementar şi nu necesită decât adăugarea unei singure conexiuni într-o structură ca aceea desenată în fig.3.35 sau chiar în blocul descris funcţional în fig.3.34, indiferent de implementare. Sumatorul elementar din fig.3.47 este obţinut din cel reprezentat în fig.3.35.

174


Figura 3.47 Observaţie: Pentru celula din rangul k a unui sumator cu transport anticipat, sistemele de funcţii şi Gk = xk yk Gk = xk yk Pk = xk + yk Pk = xkr yk sunt echivalente deoarece ck+1 = xk yk + (xk + yk )ck = xk yk + (xkr yk )ck. Funcţia de propagare Pk = xk + yk nu exclude generarea locală a transportului, adică dacă Pk = 1 atunci este posibil ca Gk = 1. Funcţia de propagare Pk = xkr yk exclude generarea locală a transportului, adică dacă Pk = 1 atunci Gk = 0. Structura unui sumator cu transport în salt este desenată în fig.3.48. Sumatorul “iniţial”, cu transport succesiv, este împărţit în sumatoare de m biţi. Dacă toate ieşirile Pk ale unui sumator Σj au valoarea logică 1, situaţie care apare numai când xk … yk œk = jm,..., (j+1)m-1, atunci c(j+1) m = cjm . În acest caz chiar dacă sumatorul Σj determină valoarea c(j+1)m prin propagare succesivă a transportului cjm, operaţie care durează 2mtp, la intrarea de transport a sumatorului Σj+1 se aplică valoarea corectă cjm mai repede, prin conexiunea de by care leagă intrările de transport ale sumatoarelor Σj şi Σj+1 prin MUXj; legătura dintre ieşirea de transport din Σj şi intrarea de transport în Σj+1 se întrerupe la nivelul multiplexorului MUXj.


175

Fig.3.48 Sumator cu transport în salt Dacă porţile AND din fig.3.48 sunt elementare şi au timpul de propagare egal cu tp iar multiplexoarele sunt construite din porţi de transmisie şi inversoare, atunci toate conexiunile de by sunt realizate simultan după o întârziere egală cu 5tp faţă de momentul de aplicare a operanzilor X, Y şi transportului cin (sunt realizate conexiuni de by numai acolo unde sunt îndeplinite condiţiile, adică unde o poartă AND are la ieşire nivelul 1 logic). Calea de propagare a transportului care traversează toate sumatoarele elementare din structura circuitului din fig.3.48 nu mai este o cale critică din punct de vedere a vitezei de operare; această cale este numită cale de propagare falsă. Cea mai lungă cale de propagare din structura sumatorului cu transport în salt porneşte de la intrările x0, y0, traversează succesiv celulele sumatorului Σ0, apoi toate multiplexoarele şi conexiunile de by care “şuntează” sumatoarele intermediare şi în final traversează toate celulele ultimului sumator; ieşirea acestei căi este sn-1. Calea cea mai lungă (x0, y0)-MUX0-MUX1-...-sn-1 menţionată mai sus este o cale de propagare efectivă atunci când operanzii X şi Y îndeplinesc următoarele condiţii: 1) x0 = y0 = 1; 2) xk … yk œk = 1, 2, 3, ..., (n-2); 3) xn-1 = yn-1.

176


Dacă se aproximează cu 2tp întârzierea fiecărei conexiuni de by, care leagă printr-un MUX de două căi intrările de transport a două sumatoare consecutive de m biţi, atunci întârzierea aproximativă a căii critice (x0, y0) ... sn-1 este Tp(m) = 4mtp + 2(n/m - 2)tp.

(3.12)

Întârzierea prin sumatorul Σ0 este egală cu 2mtp; dacă m > 2 atunci la momentul 2mtp toate căile de by sunt deja “activate” sau realizate. Viteza de operare a sumatorului cu transport în salt depinde de modul de partiţionare a sumatorului de n biţi cu transport succesiv în sumatoare cu dimensiuni mai mici; numărul m poate să aibă valorile 1, 2, ..., n. Se poate determina o valoare optimă pentru m din punct de vedere a vitezei de operare, pe baza relaţiei 3.12. Valoarea minimă a timpului de propagare Tp este dată de soluţia ecuaţiei Tp’(m) = 0 (Tp’(m) este derivata de ordinul 1 a funcţiei Tp(m)): Tp’(m) = (4 - 2n/m2)tp = 0 Y mopt = (n/2)0,5

(3.13)

Înlocuind valoarea mopt în relaţia 3.12 se obţine: Tp min = 4( 2n − 1) tp

(3.14)

În cazul particular n = 32 se obţin valorile mopt = 4 şi Tp min = 28tp. Timpul de propagarea corespunzător căii critice a sumatorului cu transport succesiv de 32 de biţi are valoarea 65tp (conform tabelei din fig.3.42), ceea ce înseamnă că prin tehnica de şuntare utilizată la construirea sumatoarelor cu transport în salt s-a mărit viteza de operare de aproximativ 65/28 – 2,32 ori.

3.7.4 Sumatoare binare cu transport selectat Tehnica de selecţie a transportului constă în partiţionarea unui sumator de n biţi cu transport succesiv în sumatoare de m biţi şi efectuarea adunării în fiecare grup de m biţi (cu excepţia grupului cel mai puţin semnificativ) în două variante paralele: cu valoarea transportului de intrare egală cu 0 şi respectiv egală cu 1; aceasta implică o creştere de cel puţin două ori a complexităţii unui sumator cu transport selectat de n biţi faţă de cel “iniţial” cu transport succesiv de n biţi. Toate sumatoarele de m biţi cu transport succesiv care alcătuiesc sumatorul de n biţi cu transport selectat operează simultan. La nivelul tuturor grupurilor de m biţi sunt disponibile atât rezultatele “corecte” cât şi cele “greşite” cu aceeaşi întârziere, egală cu (2m+1)tp în raport cu momentul de aplicare a operanzilor X, Y şi transportului de intrare cin. Selectarea rezultatelor corecte se face succesiv, începând de la sumatorul cel mai puţin semnificativ şi continuând către perechea de sumatoare cea mai semnificativă; valoarea corectă a transportului de la ieşirea unei perechi de sumatoare Σj “decide” care sunt rezultatele corecte dintre acelea calculate de perechea de sumatoare Σj+1.


177

Structura unui sumator cu transport selectat este desenată în fig.3.49.

Fig.3.49 Sumator cu transport selectat Blocurile MUX jS sunt compuse din m multiplexoare de două căi, a căror intrări de selecţie sunt conectate împreună şi comandate de ieşirea de transport a unuia dintre sumatoarele perechii Σj-1, prin calea selectată în multiplexorul de două căi MUX (j-1)C; face o excepţie intrarea de selecţie a blocului MUX 1S, care este controlată direct de către ieşirea de transport a sumatorului Σ0. Pentru a reduce fanout-ul ieşirilor de transport ale sumatoarelor de m biţi din fig.3.49 şi implicit pentru a micşora întârzierile de propagare cauzate de fanout, înainte de intrările Sel ale blocurilor MUX jS trebuie introduse buffere de putere (porţi neinversoare); acestea nu sunt reprezentate în fig.3.49. Calea critică în structura sumatorului cu transport selectat traversează succesiv toate celulele sumatorului

178


Σ0, de la intrările (x0, y0) la ieşirea de transport cm şi continuă cu linia de selecţie a transporturilor compusă din multiplexoarele MUX 1C, MUX 2C, MUX 3C, ..., MUX (n/m-1)C. Dacă se aproximează cu 2tp întârzierea adăugată de fiecare dintre aceste multiplexoare, ca în cazul sumatorului cu transport în salt, atunci întârzierea aproximativă a căii critice este Tp(m) = (2m+1)tp + 2(n/m - 1)tp.

(3.15)

Valoarea optimă a numărului m 0 {1, 2, 3, ..., n} este soluţia ecuaţiei Tp’(m) = (2 - 2n/m2)tp = 0 Y mopt = n0,5

(3.16)

iar timpul de propagare pe calea critică are valoarea minimă Tp min = ( 4 n − 1) tp

(3.17)

În cazul particular n = 64 se obţin valorile mopt = 8 şi Tp min = 33tp. Calea de propagare critică a unui sumator cu transport succesiv de 64 biţi are o întârziere egală cu 129tp, ceea ce înseamnă că prin tehnica de selecţie a transportului s-a mărit viteza de operare de aproximativ 129/33 – 3,9 ori. Aprecierile cantitative prezentate pentru sumatoarele descrise în paragrafele anterioare (cu transport succesiv, anticipat, în salt şi respectiv selectat) au un grad mare de aproximare şi sunt mai mult orientative; evaluarea vitezei de operare este pesimistă în cazul sumatoarelor cu transport în salt şi cu transport selectat şi foarte optimistă în cazul sumatorului cu transport anticipat (nu s-au luat în considerare fanout-ul şi întârzierile reţelelor de interconexiuni). Există două posibilităţi de creştere a vitezei sumatoarelor cu transport în salt sau selectat. O modalitate constă în reducerea întârzierilor conexiunilor şi multiplexoarelor situate pe căile critice de propagare; aceasta se poate obţine prin creşterea dimensiunilor acestor componente de circuit şi poziţionarea lor adecvată. Astfel, dacă întârzierile multiplexoarelor şi conexiunilor asociate se reduc de la 2tp la tp atunci relaţiile 3.12, 3.13, 3.14 şi respectiv 3.15, 3.16, 3.17 devin: Tp(m) = 4mtp + (n/m - 2)tp Tp’(m) = (4 - n/m2)tp = 0 Y mopt = n0,5/2

(3.18)

Tp min = ( 4 n − 2) tp Tp(m) = (2m+1)tp + (n/m - 1)tp Tp’(m) = (2 - n/m2)tp = 0 Y mopt = (n/2)0,5 Tp min = 2 2n tp

(3.19)


179

În cazul particular n = 32 întârzierea pe calea critică a sumatorului cu transport în salt este Tp min – 21tp iar viteza de operare creşte faţă de sumatorul de 32 biţi cu transport succesiv de 65/21 – 3,1 ori (faţă de 2,32 ori, cât a fost înainte de reducerea întârzierii căii critice). În cazul particular n = 64 întârzierea pe calea critică a sumatorului cu transport selectat este Tp min – 23tp iar viteza de operare creşte faţă de sumatorul de 64 biţi cu transport succesiv de 129/23 – 5,6 ori (faţă de 3,9 ori, cât a fost înainte de reducerea întârzierii căii critice). O altă metodă de creştere a vitezei de operare a sumatoarelor cu transport în salt sau selectat este partiţionarea neuniformă a unui sumator de n biţi cu transport succesiv (şi aplicarea tehnicilor de şuntare sau de selecţie a transportului). O cale de propagare a transportului într-un sumator de n biţi cu transport în salt traversează succesiv celulele din cel mult două sumatoare componente. O partiţionare mai eficientă decât cea uniformă este una în care primul şi ultimul sumator au dimensiuni mai mici iar sumatoarele intermediare cresc progresiv în dimensiune pe măsură ce se “depărtează” de extremităţile lanţului de sumatoare. Dacă se consideră că întârzierea unei conexiuni de by este egală cu 2tp atunci partiţionarea Σ0(3biţi), Σ1(4biţi), Σ2(5biţi), Σ3(6biţi), Σ4(5biţi), Σ5(4biţi), Σ6(3biţi), Σ7(2biţi) a unui sumator de 32 de biţi determină în structura sumatorului cu transport în salt mai multe căi care au întârziere maximă egală cu 22tp. Aceste căi sunt critice şi traversează toate celulele sumatoarelor (Σ0, Σ7), sau (Σ0, Σ6), sau (Σ0, Σ5), sau (Σ0, Σ4), sau (Σ0, Σ3), sau (Σ1, Σ7), sau (Σ1, Σ6), sau (Σ1, Σ5), sau (Σ1, Σ4), sau (Σ1, Σ3), sau (Σ2, Σ7), sau (Σ2, Σ6), sau (Σ2, Σ5), sau (Σ2, Σ4), sau (Σ2, Σ3), sau (Σ3, Σ7), sau (Σ3, Σ6), sau (Σ3, Σ5), sau (Σ3, Σ4); intrările şi ieşirile căilor critice sunt intrările xk , yk în celula cea mai puţin semnificativă a primului sumator şi respectiv ieşirea sk din celula cea mai semnificativă a celui de-al doilea sumator. O cale critică este o cale de propagare efectivă dacă: - xk = yk = 1 (intrările în celula cea mai puţin semnificativă a primului sumator); - xq = yq (intrările în celula cea mai semnificativă a celui de-al doilea sumator); - xr … yr œr = (k+1), (k+2), ..., (q-1). Partiţionarea menţionată mai sus determină o creştere a vitezei de operare faţă de sumatorul de 32 biţi cu transport succesiv de 65/22 – 2,95 ori, aproximativ egală cu creşterea obţinută prin reducerea întârzierilor conexiunilor de by de la 2tp la tp. Partiţionarea cea mai eficientă a unui sumator de n biţi în vederea creşterii vitezei de operare prin tehnica de selecţie a transportului se poate deduce pe baza schemei cu partiţionare uniformă reprezentată în fig.3.49. Se consideră că întârzierea introdusă de un multiplexor de două căi MUX jC din linia de selecţie a transportului este egală cu 2tp. Dacă Σ0 este un sumator de m biţi atunci selecţia căii corecte prin MUX 1C este realizată cu întârzierea (2m + 3)tp faţă de momentul de aplicare a operanzilor X, Y şi transportului de intrare cin. La

180


acest moment de timp, nu mai devreme, sunt disponibile şi transporturile c2m la ieşirile sumatoarelor Σ1 dacă acestea au dimensiunea m + 1. Calea corectă prin multiplexorul MUX 2C este realizată la momentul (2m + 5)tp, ceea ce înseamnă că dimensiunea sumatoarelor Σ2 poate fi m + 2. Continuând acest raţionament rezultă ca sumatoarele Σj trebuie să aibă dimensiunea m + j. Calea critică în structura circuitului traversează succesiv toate celulele sumatorului Σ0, de la intrările (x0, y0) la ieşirea de transport cm şi continuă cu linia de selecţie a transporturilor până la ieşirea ultimului multiplexor de două căi. Viteza de operare a acestui sumator cu transport selectat este egală cu viteza sumatoarelor cu transport succesiv care sumează biţii cei mai semnificativi şi care au dimensiunea cea mai mare. Partiţionarea Σ0(2biţi), Σ1(3biţi), ...., Σ9(11biţi) este optimă pentru un sumator de 65 de biţi; întârzierea căii critice este 23tp iar creşterea vitezei de operare este egală cu aceea obţinută prin reducerea de la 2tp la tp a întârzierilor conexiunilor şi multiplexoarelor situate pe calea critică a sumatorului cu partiţionare uniformă. Evaluările vitezelor de operare bazate pe întârzierile reale ale conexiunilor şi componentelor de circuit precum şi măsurătorile efectuate pe circuitele fizice arată că cele mai rapide sumatoare sunt cele cu transport selectat, urmate (în această ordine) de sumatoarele cu transport anticipat şi cu transport în salt.

3.7.5 Sumatoare BCD Un sumator BCD “elementar” efectuează adunarea a două cifre zecimale codificate binar (codul 8421). La fel ca în cazul sumatorului binar elementar, o celulă BCD trebuie să ia în considerare şi un eventual transport de la rangul imediat inferior; un singur bit este suficient pentru reprezentarea sau codificarea acestui transport deoarece la adunarea a două numere zecimale, indiferent de format, transportul între ranguri consecutive este fie 0, fie 1. Rezultatul adunării a două cifre zecimale şi a unui transport (egal cu 0 sau 1) efectuate de un sumator BCD elementar este o cifră zecimală reprezentată în cod 8421 şi un transport care are valoarea 1 în cazul depăşirii formatului. Simbolul grafic al unui sumator BCD elementar este desenat în fig.3.50. Funcţionarea acestui circuit poate fi descrisă în zecimal printr-o tabelă cu 200 de linii sau prin ecuaţia Xk (10) + Yk (10) + ck = Sk (10) + 10ck+1 = ck+1Sk

(10)

(3.20)

în care “+” desemnează adunarea algebrică în baza 10 (adunarea modulo 10) iar Xk , Yk şi Sk sunt cifre ale bazei 10 (codificate binar). Structura sumatorului BCD elementar poate fi determinată prin sinteză logică; circuitul implementează un sistem de 5 funcţii logice care depind de 9


181

Fig.3.50 Sumator BCD elementar variabile. Această abordare implică un efort de calcul considerabil. O soluţie mai simplă constă în construirea sumatorului BCD elementar din sumatoare binare de 4 biţi. După cum s-a arătat în cap.1, când rezultatul adunării a două coduri BCD (naturale) nu este un cod BCD sau depăşeşte formatul de 4 cifre, acesta trebuie corectat printr-o adunare suplimentară utilizând termenul de corecţie 0110 ( = 6(10)). Rezultă că un sumator BCD elementar se poate construi utilizând două sumatoare binare de 4 biţi interconectate ca în fig.3.51.

Fig.3.51 Structura sumatorului BCD elementar În figura de mai sus poarta 1 detectează combinaţiile 1010, 1011, 1110 şi 1111 (10, 11, 14 şi 15 în zecimal) iar poarta 2 detectează combinaţiile 1100, 1101, 1110 şi 1111 (12, 13, 14 şi 15 în zecimal).

182


Circuitul din fig.3.51 poate fi simplificat, indiferent de tipul sumatoarelor binare de 4 biţi utilizate; în continuare se consideră că Σ1 şi Σ2 sunt sumatoare cu transport succesiv. Deoarece ieşirea de transport c4 din sumatorul Σ1 este ieşirea unei porţi OR cu două intrări (fig.3.35), această poartă poate fi eliminată; intrările ei devin intrări ale porţii 3 care trebuie înlocuită cu o poartă OR cu 4 intrări. Simplificări mai importante pot fi făcute în structura sumatorului Σ2. Datorită faptului că trei dintre intrările acestuia sunt permanent conectate la valoarea logică 0 iar ieşirea de transport c4 nu este utilizată, Σ2 este un circuit logic redundant adică conţine în structura lui componente care nu sunt necesare. Înlocuind k = 0, c0 = 0 şi y0 = 0 în sistemul 3.5 care descrie funcţionarea sumatorului elementar, se obţine s0 = x0 şi c1 = 0, adică celula cu rangul 0 din Σ2 nu este necesară. Transportul cu valoare constantă c1 = 0 determină simplificarea celulei cu rangul 1 şi anume s1 = x1r y1, c2 = x1 y1. Celula cu rangul 3 trebuie să implementeze numai funcţia s3 = x3r c3. Structura sumatorului BCD elementar cu Σ2 simplificat este desenată în fig.3.52.

Fig.3.52 Structura simplificată a sumatorului BCD elementar


183

Scăzătoare BCD elementare pot fi construite utilizând scăzătoare binare de 4 biţi şi scheme de conectare asemănătoare cu cele prezentate anterior pentru sumatoarele BCD elementare. Sumatoarele (scăzătoarele) BCD de n digiţi cu transport (împrumut) succesiv se obţin prin conectarea directă sau “în cascadă” a n celule BCD elementare. Pentru mărirea vitezei de operare se poate aplica tehnica de selecţie a transportului (împrumutului) sau tehnicile de şuntare şi de anticipare; acestea din urmă se aplică la nivelul sumatoarelor binare Σ1 (scăzătoarelor binare ∆1) din structura celulelor BCD elementare.

3.8 Unităţi aritmetice-logice (ALU) Unităţile aritmetice-logice (ALU - Arithmetic Logic Unit) sunt circuite combinaţionale multifuncţionale care pot să efectueze operaţii aritmetice şi operaţii logice. O unitate aritmetică-logică este construită pe o structură de sumator binar. Se pot defini multe tipuri de ALU; acestea se deosebesc între ele în principal prin seturile de operaţii pe care le implementează. Un simbol grafic pentru o unitate aritmetică-logică de 4 biţi este prezentat în fig.3.53.

Fig.3.53 ALU de 4 biţi Operanzii cu formatul de 4 biţi procesaţi de ALU sunt X şi Y. Tipul operaţiei, aritmetică sau logică, este stabilit de valoarea logică aplicată la intrarea M (de exemplu M = 0 Y mod aritmetic iar M = 1 Y mod logic). Pentru operaţiile aritmetice c0 reprezintă o intrare de transport. Rezultatele operaţiilor efectuate sunt valorile de la ieşirile F; în modul aritmetic c4 reprezintă ieşirea de transport iar G şi P funcţiile de generare şi respectiv de propagare a transportului. Ieşirea X = Y indică egalitatea operanzilor. Prin intermediul combinaţiilor de 4 biţi aplicate la intrările S se pot selecta până la 16 operaţii distincte, atât în modul logic cât şi în cel aritmetic. În următoarele exemple de operaţii, “+” şi “w” au

184


semnificaţiile de adunare algebrică şi respectiv de adunare logică (OR): - operaţii logice ¯ Y, X ¯ , Y¯, 1, 0, XY, XwY, Xr Y, X ¯ wY, XwY¯; F = X, Y, XY, XwY, Xr Y, XY¯, X - operaţii aritmetice F = X + Y + c0, X - Y - c0, XY¯ - 1, XwY¯ + X, X + XY, XwY + XY¯ etc. Structura unei unităţi aritmetice-logice conţine un sumator binar, un generator de transport anticipat, reţele XOR şi circuite de comparare, multiplexoare etc. Mai multe ALU pot fi conectate în paralel pentru a obţine un ALU care să proceseze operanzi cu dimensiuni mai mari. Operaţiile aritmetice efectuate de către circuitul expandat pot fi cu transport succesiv, dacă ieşirea de transport a fiecărei unităţi se conectează la intrarea de transport a unităţii de rang imediat superior, sau cu transport anticipat, dacă ieşirile de generare şi propagare G, P a tuturor unităţilor se conectează la un GTA extern care să furnizeze transporturile de intrare. Ca şi în cazul sumatoarelor cu transport anticipat, schemele de expandare ale ALU pot fi organizate pe mai multe nivele de anticipare a transportului.

3.9 Multiplicatoare Multiplicatoarele combinaţionale efectuează înmulţirea a două numere binare (întregi sau fracţionare, cu semn sau fără semn) cu viteză mare în comparaţie cu circuitele de multiplicare secvenţiale. Algoritmul elementar de înmulţire a numerelor binare este cel de înmulţire “manuală” a numerelor zecimale, cu următoarele două particularităţi: - înmulţirea a două cifre binare este echivalentă cu operaţia logică AND; - în comparaţie cu înmulţirea a două cifre zecimale, înmulţirea a două cifre binare nu este generatoare de transport (adică rezultatul nu depăşeşte formatul de 1 bit). Fie numerele binare întregi fără semn X = x3x2x1x0 şi Y = y3y2y1y0. Paşii de bază ai algoritmului elementar de înmulţire X × Y = P sunt prezentaţi în fig.3.54. Pasul 1: după specificarea operanzilor X şi Y, 8 porţi AND2 determină produsele logice x3y0, x2y0, x1y0, x0y0 şi x3y1, x2y1, x1y1, x0y1, adică produsele parţiale X·y0 şi X·y1, iar un sumator de 4 biţi calculează rezultatul parţial RP1 = X·y0 + X·y121; Pasul 2: se determină produsul parţial X·y2 = x3y223 + x2y222 + x1y221 + x0y2 utilizând 4 porţi AND2, iar un al doilea sumator de 4 biţi calculează rezultatul parţial RP2 = RP1 + X·y222;

185


Pasul 3: se determină produsul parţial X·y3 = x3y323 + x2y322 + x1y321 + x0y3 utilizând 4 porţi AND2, iar un al treilea sumator de 4 biţi calculează rezultatul final P = RP2 + X·y323.

p7

x3

x2

x1

x0 ×

(X)

y3

y2

y1

y0

(Y)

x3y0

x2y0

x1y0

x3y1

x2y1

x1y1

x0y1

z4

z3

z2

z1

p1

p0 +

(RP1)

x3y2

x2y2

x1y2

x0y2

z8

z7

z6

z5

p2

p1

p0 +

(RP2)

x3y3

x2y3

x1y3

x0y3

p6

p5

p4

p3

p2

p1

p0

(P)

x0y0 +

Fig.3.54 Algoritmul elementar de înmulţire a numerelor binare Nu toate celulele sumatoarelor de 4 biţi utilizate în algoritmul de înmulţire de mai sus sunt sumatoare elementare. Unele celule trebuie să efectueze adunarea a 2 biţi în loc de 3 biţi şi au o structură mai simplă decât cea de sumator elementar; aceste celule sunt numite semisumatoare elementare (half adder). Simbolul şi structura unui semisumator elementar sunt desenate în fig.3.55.

Figura 3.55

186


Structura unui circuit care efectuează înmulţirea a două numere binare de 4 biţi, determinată pe baza algoritmului din fig.3.54, este reprezentată în fig.3.56.

Fig.3.56 Multiplicator combinaţional de 4 biţi Această structură este o reţea celulară bidimensională formată din celule identice care sunt conectate între ele după reguli relativ simple. Fiecare celulă este compusă dintr-un sumator elementar şi o poartă AND2, cu excepţia unor celule de frontieră în care sumatorul elementar este înlocuit cu un semisumator. O astfel de structură regulată are următoarele avantaje: - expandarea la n biţi (formatul operanzilor) se realizează uşor; - proiectarea implică un efort de calcul redus şi se concentrează în principal asupra unei singure celule şi a conexiunilor de legătură ale acesteia cu celulele vecine; - costurile asociate cu testarea sunt relativ mici. Conexiunile desenate cu linii mai groase în fig.3.56 şi componentele traversate de către acestea formează căile de propagare critice; aceste căi traversează un

187


nivel de porţi AND2, un semisumator şi 7 nivele de sumatoare elementare. Cifrele din interiorul simbolurilor de (semi)sumatoare elementare indică ordinea în care sunt disponibile rezultatele la ieşirile acestor componente după momentul specificării sau aplicării operanzilor X şi Y. Indiferent de algoritmul de înmulţire utilizat, ecuaţia de funcţionare a multiplicatorului combinaţional de 4 biţi poate fi scrisă în forma P = (x0 + x121 + x222 + x323)×(y0 + y121 + y222 + y323) = = x0y0 + (x1y0 + x0y1)21 + (x2y0 + x1y1 + x0y2)22 + (x3y0 + x2y1 + x1y2 + x0y3)23 + + (x3y1 + x2y2 + x1y3)24 + (x3y2 + x2y3)25 + x3y326 = = p0 + p121 + p222 + p323 + p424 + p525 + p626 + p727

(3.21)

în care “+” desemnează adunarea algebrică. Această relaţie se generalizează pentru operanzi X, Y de n biţi în forma: n− 1

n− 1

2 n− 2

P = (∑ xi 2i ) × (∑ y j 2 j ) = ∑ ( ∑ xi y j ) ⋅ 2 k = i= 0

j= 0

k = 0 i+ j = k

2 n− 1

∑p

k

2k

(3.22)

k= 0

Formatul necesar şi suficient pentru reprezentarea în baza 2 a produsului P este de 2n biţi, lucru care se justifică astfel: Pmax = Xmax×Ymax = (2n - 1)(2n - 1) = 22n - 2n+1 + 1; 22n-1 - 1< 22n - 2n+1 + 1< 22n - 1, œn > 1. În schemele bloc de reprezentare a sistemelor digitale se poate utiliza un simbol grafic pentru multiplicatorul combinaţional de n biţi ca acela desenat în fig.3.57.

Fig.3.57 Simbol grafic de multiplicator de n biţi Algoritmii de înmulţire combinaţionali, inclusiv cel elementar, constau dintr-o succesiune de operaţii AND, deplasări şi adunări/scăderi; deplasările nu sunt realizate cu circuite speciale ci prin intermediul conexiunilor de legătură dintre celule. O reţea celulară care implementează un algoritm de înmulţire reprezintă o “arhitectură” de multiplicator. Arhitectura este definită de structura celulei de bază şi de regulile de conectare a celulelor adiacente. De obicei

188


celulele multiplicatoarelor sunt construite din porţi AND, sumatoare elementare, sumatoare-scăzătoare elementare, multiplexoare. Fiecărei arhitecturi îi corespunde o viteză maximă de operare specifică. Această viteză se poate exprima în mod indirect prin numărul de celule care sunt traversate de căile de propagare critice. De exemplu, căile critice ale arhitecturii care implementează algoritmul elementar de înmulţire a două numere binare de n biţi traversează 3n-4 celule (1 semisumator şi 3n-5 sumatoare elementare). Justificarea se face cu ajutorul schemei simplificate din fig.3.58 în care sunt reprezentate numai sumatoarele de n biţi din structura multiplicatorului; cifrele cu care sunt marcate celulele sumatoarelor indică ordinea în care sunt disponibile rezultatele la ieşirile acestora şi sunt proporţionale cu timpii de propagare.

Figura 3.58 În fig.3.59 este desenată o arhitectură de multiplicator de 4 biţi mai rapidă decât aceea reprezentată în fig.3.56. În ambele arhitecturi bitul pk al produsului P este ieşirea din coloana k, în care se acumulează produsele xi·yj, i + j = k şi transporturile din coloana k-1; deosebirea esenţială dintre aceste două circuite de multiplicare constă în “decalarea” cu un nivel de celule pe verticală, în cadrul fiecărei coloane k, a adunării transporturilor care provin din coloana k-1. Căile de propagare critice, marcate cu linii mai groase, traversează un nivel de porţi AND, un nivel de semisumatoare elementare (celulele marcate cu cifra 1) şi 5 nivele de sumatoare elementare. Cifrele din interiorul simbolurilor de (semi)sumatoare elementare indică ordinea în care sunt disponibile rezultatele la ieşirile acestor componente după momentul aplicării operanzilor X şi Y. Multiplicatorul de n biţi obţinut prin expandarea circuitului din fig.3.59 poate fi reprezentat în mod simplificat ca în fig.3.60; sunt desenate numai cele n sumatoare de n-1 biţi din structura multiplicatorului. Căile critice ale acestui circuit traversează 2n-2 celule, ceea ce înseamnă că viteza maximă de operare

189


este de aproximativ 1,5 ori (adică 3n-4/2n-2) mai mare decât viteza multiplicatorului de n biţi reprezentat în fig.3.58.

Figura 3.59

Figura 3.60

190


Viteza maximă de operare a multiplicatorului de n biţi reprezentat simplificat în fig.3.60 poate fi crescută prin înlocuirea sumatorului cu transport succesiv Σn cu unul mai rapid, de tipul “cu transport selectat” sau “cu transport anticipat”. Înmulţirea a două numere binare cu semn codificat (“+” Y 0, “-” Y 1) poate fi realizată cu oricare dintre multiplicatoarele de n biţi prezentate anterior; multiplicatorul determină modulul sau valoarea absolută a produsului *P* iar o poartă XOR calculează semnul acestuia, după cum se arată în fig.3.61; se consideră că cifrele cele mai semnificative (MSB) ale operanzilor X, Y şi produsului P = X×Y sunt biţii de semn.

Fig.3.61 Schemă de înmulţire a numerelor binare cu semn codificat De asemenea, cu un multiplicator de n biţi se pot efectua şi înmulţiri de numere binare fracţionare; înmulţirea se face la fel ca în cazul operanzilor întregi însă cei mai puţin semnificativi nP biţi ai rezultatului P reprezintă partea fracţionară (nP = nX + nY, unde nX şi nY sunt numerele de cifre de la partea fracţionară a operanzilor X şi respectiv Y). Structurile de multiplicator de n biţi reprezentate simplificat în figurile 3.58 şi 3.60 conţin fiecare câte n(n-1) celule şi au gradul maxim de uniformitate, ceea ce implică consumuri de arie minime; în schimb, vitezele lor de operare sunt relativ mici. Creşterea vitezei se poate obţine prin modificarea algoritmului de înmulţire; aceasta conduce de obicei la scăderea gradului de uniformitate structurală a circuitelor de multiplicare şi la consum suplimentar de arie. Prin analizele următoare se evaluează dacă “partiţionarea” unui multiplicator constituie o soluţie de creştere a vitezei de operare. Metoda este ilustrată în fig.3.62 pentru multiplicatorul de 4 biţi reprezentat în fig.3.56. Ecuaţia de funcţionare a circuitului poate fi scrisă în forma: P = (x0 + x121 + x222 + x323)×(y0 + y121 + y222 + y323) = = (x0 + x121 + x222 + x323)×(y0 + y121) + (x0 + x121 + x222 + x323)×(y2 + y321)22.


191

Fig.3.62 Partiţionarea multiplicatorului de 4 biţi din fig.3.56 Produsele P1 = X×(y0 + y121) şi P2 = X ×(y2 + y321) sunt calculate în paralel utilizând două multiplicatoare de tip (4, 2); prin această notaţie se indică dimensiunile operanzilor, 4 biţi şi respectiv 2 biţi. Deplasarea produsului P2 cu două cifre spre rangul cel mai semnificativ, adică 22P2, se realizează prin intermediul conexiunilor. Rezultatul P se obţine prin adunarea P1 + 22P2. Cifrele asociate simbolurilor de (semi)sumatoare elementare indică ordinea în care sunt disponibile rezultatele la ieşirile acestor componente. Căile de propagare critice ale multiplicatorului “partiţionat” traversează 6 nivele de celule, faţă de 8 nivele în cazul multiplicatorului de 4 biţi din fig.3.56. O schemă mai generală de partiţionare a unui multiplicator este desenată în fig.3.63.

Fig.3.63 Partiţionare a unui multiplicator de n biţi

192


Multiplicatorul de n biţi (sau de tip (n, n)) compus din două multiplicatoare cu dimensiuni mai mici, de tip (n, n-k) şi respectiv (n, k), are următoarea ecuaţie de funcţionare: k−1

P = P1 + 2 kP2 = X × ∑ y j 2 j + 2 k X × j= 0

n− k − 1

∑y

k+ j

2j

(3.23)

j= 0

Pentru a evalua eficienţa partiţionării asupra creşterii vitezei de operare se consideră că atât multiplicatorul de n biţi nepartiţionat cât şi cele două multiplicatoare care calculează produsele P1 şi P2 au arhitecturi identice. De asemenea, viteza de operare se apreciază în mod indirect prin numărul de celule (semisumatoare şi sumatoare elementare) situate pe căile de propagare critice. În cazul arhitecturii reprezentate în fig.3.58, căile critice ale multiplicatorului de tip (n, n) traversează 3n-4 celule. Cifrele rezultatelor parţiale P1 şi 2kP2 sunt disponibile, faţă de momentul de aplicare a operanzilor X şi Y, după durate proporţionale cu numerele de celule precizate în tabela de mai jos: Rang : 0 1 2 . . . k-1 k k+1 k+2 . . . n-1 n n+1 n+2 . . . n+k-3 n+k-2 n+k-1 n+k . . . 2n-3 2n-2 2n-1

, Bit ( P1 0 1 3 . . . 2k-3 2k-2 2k-1 2k . . . n+k-3 n+k-2 n+k-1 n+k . . . n+2k-5 n+2k-4 n+2k-4 . . . -

2kP2) disponibil după: . . . 0 1 3 . . . 2n-2k-3 2n-2k-2 2n-2k-1 2n-2k . . . 2n-k-5 2n-k-4 2n-k-3 2n-k-2 . . . 3n-2k-5 3n-2k-4 3n-2k-4

193


Valorile logice cu ranguri egale, aplicate la intrările cele mai puţin semnificative ale sumatorului de 2n - k biţi din fig.3.63 nu sunt calculate la fel de repede; biţii rezultatului parţial P1 apar mai târziu decât biţii rezultatului parţial 2kP2. Dacă se impune n + k - 3 = 2n - 2k - 3, adică k = n/3 atunci, începând de la rangul n-k-1 = 2n/3-1 şi până la rangul n-1 al sumatorului, se operează cu valori de intrare întârziate la fel. Celulele din rangurile cele mai semnificative ale sumatorului de 2n - k biţi, de la n la 2n-k-1 = 5n/3-1, pot fi înlocuite cu semisumatoare elementare. Cele mai semnificative două cifre ale produsului P sunt disponibile după propagarea prin (3n-2k-3 =) 7n/3-3 sumatoare elementare. Creşterea de viteză obţinută prin partiţionarea multiplicatorului este de (3n-4)/(7n/3-3) ori sau cu [(2n-3)/(7n-9)]×100%; în cazurile particulare n = 8, n = 16 şi n = 32 rezultă creşteri ale vitezei de operare cu 33,3%, cu 28,1% şi respectiv cu 28,3%. În cazul arhitecturii reprezentate în fig.3.60, căile critice ale multiplicatorului de tip (n, n) traversează 2n-2 celule. Cifrele rezultatelor parţiale P1 şi 2kP2 sunt disponibile, faţă de momentul de aplicare a operanzilor X şi Y, după durate proporţionale cu numerele de celule precizate în tabela de mai jos: Rang: 0 1 . . . k-1 k k+1 . . . n . . . n+k-3 n+k-2 n+k-1 n+k . . . 2n-3 2n-2 2n-1

Bit ( P1 0 1 . . . k-1 k k+1 . . . n . . . n+k-3 n+k-2 n+k-2 . . . -

,

2kP2) disponibil după: . . .

-

0 1 . . . n-k . . . n-3 n-2 n-1 n . . . 2n-k-3 2n-k-2 2n-k-2

194


Dacă se alege k$2, atunci întârzierile cu care sunt furnizate rezultatele la ieşirile sumatorului de 2n-k biţi din fig.3.63 sunt determinate de întârzierile cifrelor rezultatului parţial P1. Cele mai semnificative două cifre ale produsului P sunt disponibile după propagarea prin (n+k-1) + (n-k-2) = 2n-3 sumatoare elementare, ceea ce înseamnă că partiţionarea arhitecturii din fig.3.60 după modelul din fig.3.63 nu poate să conducă la creşterea vitezei de operare. Se poate spune că schema de partiţionare analizată mai sus nu poate fi considerată o metodă de creştere a vitezei de operare a multiplicatoarelor. Cele mai eficiente şi mai utilizate metode de creştere a vitezei de operare a multiplicatoarelor combinaţionale (cât şi a celor secvenţiale) au la bază algoritmul Booth sau algoritmi derivaţi din acesta. Fie X şi Y două numere binare de n biţi; fără a pierde din generalitate se consideră că aceste numere sunt întregi şi fără semn. Cu algoritmul de înmulţire elementar, produsul P = X×Y se calculează printr-o succesiune de n-1 adunărideplasări de produse parţiale X·yj : pas1 pas2 pas3 ... pas(n-1) P = (X·y0 + X·y121) +X·y222 + X·y323 +...+ X·yn-12n-1

(3.24)

În structura multiplicatorului care implementează relaţia 3.24 există n-1 sumatoare de n biţi, câte unul pentru fiecare pas al algoritmului; deplasările sunt realizate prin intermediul reţelei de conexiuni. Valorile unui produs parţial X·yj se determină cu ajutorul unui generator de produse parţiale (GPP), care în acest caz nu este altceva decât o simplă reţea de n porţi AND2 ca aceea desenată în fig.3.64: X·yj = 0 (număr de n biţi) dacă yj = 0 şi X·yj = X dacă yj = 1.

Fig.3.64 Structură de GPP utilizat în algoritmul de înmulţire elementar Valorile produselor parţiale X·y0, X·y1, X·y2, ..., X·yn-1 sunt calculate în paralel, utilizând n GPP-uri. Algoritmul Booth utilizează următorul artificiu de calcul, cu scopul de a reduce la jumătate numărul de paşi şi de a mări în acest fel viteza de operare a

195


circuitului de multiplicare: P = X×(2Y - Y) = = X×[(0-y0) + (y0-y1)21 + (y1-y2)22 + (y2-y3)23 +...+ (yn-2-yn-1)2n-1 + (yn-1-0)2n] = pas1 pas2 1 1 2 = {X×[(0-y0) + (y0-y1)2 ] + X×[(y1-y2) + (y2-y3)2 ]2 } + X×[(y3-y4) + (y4-y5)21]24+ pas3 pas4 ... + X×[(y5-y6) + (y6-y7)21]26 + X×[(y7-y8) + (y8-y9)21]28 + ...

(3.25)

Cu algoritmul de înmulţire Booth, produsul P = X×Y se calculează printr-o succesiune de n/2 adunări-deplasări de produse parţiale X×[(yj-yj+1)+(yj+1yj+2)21]. Calcularea valorilor acestor produse parţiale necesită GPP-uri mai complicate funcţional şi implicit structural decât în cazul algoritmului de înmulţire elementar. Valorile produsului parţial X×[(yj - yj+1) + (yj+1 - yj+2)21], precizate în tabela din fig.3.65, se obţin prin “decodificarea” a trei cifre consecutive yj, yj+1, yj+2 ale operandului Y.

yj yj+1 yj+2 = 000 sau 111 100 sau 010 011 sau 101 110 001

X×[(yj - yj+1) + (yj+1 - yj+2)21] = 0 +X -X +2X -2X

Fig.3.65 Valorile produselor parţiale procesate în algoritmul Booth Valorile negative -X şi -2X pot fi “tratate” în două moduri, rezultând două arhitecturi distincte de multiplicator Booth. Aceste arhitecturi sunt denumite pe parcursul acestui paragraf “Booth-Σ” şi “Booth-Σ∆”. Arhitectura Booth-Σ calculează produsul P = X×Y numai prin adunare(-deplasare) de produse parţiale, lucru care este posibil dacă toate produsele parţiale sunt reprezentate în codul complementar faţă de 2 (C2); conversia “binar Y binar cu semn Y C2" este o sarcină a generatoarelor de produse parţiale, numite în continuare GPP-Σ. Arhitectura Booth-Σ∆ calculează produsul P = X×Y atât prin adunare(deplasare) cât şi prin scădere(-deplasare) de produse parţiale, utilizându-se în acest scop sumatoare-scăzătoare binare. Generatoarele de produse parţiale,

196


numite în continuare GPP-Σ∆, au complexitate mai mică faţă de GPP-Σ. Anumite detalii din structura multiplicatoarelor Booth sunt puse în evidenţă printr-un exemplu de calcul. Fie X = x6x5x4x3x2x1x0 şi Y = 1011011. În conformitate cu relaţia 3.25, produsul P = X×Y se calculează în trei paşi: pas1 pas2 pas3 P = [(-X) + (-X)22] + (+2X)24 + (+X)26

(3.26)

Calcularea produsului P numai prin operaţii de adunare (arhitectura Booth-Σ) se poate realiza astfel: 1

1

1

1

1

1

1

1 ¯x 6 ¯x 5 ¯x 4 ¯x 3 ¯x 2 ¯x 1 ¯x 0 +1 +

semn

1

1

1

1

1

r 0

e 0

z u l t a t p 0 x6 x5 x4 x3 x2 x1

r 0

e z u l t a t p 0 x6 x5 x4 x3 x2 x1 x0

(-X) [pas1]

1 x¯6 ¯x 5 x¯4 ¯x 3 ¯x 2 ¯x 1 ¯x 0 1

0 p13 p12 p11 p10 p9 p8 p7 p6 (r e z u l t a t

1 +1 (-X)22 a r ţ i a l + [pas2] x0 0 0 0 0 0 +0 (+2X)24 a r ţ i a l + [pas3] 0 0 0 0 0 0 +0 (+X)26 p5 p4 p3 p2 p1 p0 = P f i n a l).

Figura 3.66 Implementarea “directă” a multiplicatorului de 7 biţi după această schemă de calcul nu aduce avantaje faţă de implementarea algoritmului de înmulţire elementar ci dezavantaje: - aria ocupată creşte deoarece pe de o parte sunt necesare 3 sumatoare de 15 biţi (3×15 = 45 celule elementare) în loc de 6 sumatoare de 7 biţi (6×7 = 42 celule elementare), iar pe de altă parte structura de GPP-Σ este mai complexă decât structura de GPP utilizat în algoritmul elementar; - viteza de operare scade deoarece căile critice de propagare cresc în lungime de la 12 celule la 17 celule, luându-se ca referinţă arhitectura din fig.3.60. În schema de calcul din fig.3.66 se pot face însă simplificări care să determine reducerea ariei ocupate de circuitul de multiplicare şi creşterea vitezei de operare: - deoarece P este un număr binar fără semn, rezultatul final obţinut mai sus este întotdeauna pozitiv şi ca urmare se poate utiliza formatul de 14 biţi în loc de 15 biţi, eliminând bitul de semn şi neglijând toate transporturile către acesta;

197


- valoarea 1 sau 0 care este adunată în rangul 0 în conformitate cu regulile de conversie în codul C2, poate fi adunată direct în rangul LSB al fiecărui produs parţial (adică în rangurile 0, 2, 4 şi respectiv 6 ale produsului P în schema din fig.3.66) cu avantajul eliminării tuturor cifrele din rangurile inferioare rangului LSB; rangul LSB al unui produs parţial este egal cu puterea lui 2 cu care se multiplică valoarea acestuia în dezvoltarea produsului P după relaţia 3.25. Efectuând aceste două simplificări se obţine următoarea schemă de calcul al produsului P (în locul cifrelor rezultatelor parţiale s-a utilizat simbolul !): 1

1

1

1

1

1

x0 1 ¯x 6 ¯x 5 x¯4 x¯3 x¯2 x¯1 ¯ +1

+ 1 x¯6 ¯x 5 x¯4 x¯3 x¯2 x¯1 ¯ x0 +1 ! ! ! ! ! ! ! ! ! ! ! ! ! ! + 0 0 x6 x5 x4 x3 x2 x1 x0 0 +0 ! ! ! ! ! ! ! ! ! ! ! ! ! ! + 0 x6 x5 x4 x3 x2 x1 x0 +0 = p13 p12 p11 p10 p9 p8 p7 p6 p5 p4 p3 p2 p1 p0 1

1

1

[pas1]

1

[pas2] [pas3] P

Figura 3.67 O “transformare” echivalentă a schemei de mai sus este prezentată în fig.3.68. 0

0

0

0

0

0

! 0 ! 0

0

0

0 1 ¯x 6 ¯x 5 x¯4 x¯3 x¯2 x¯1 x¯0 (-1) +1

+ ¯x 5 x¯4 x¯3 x¯2 x¯1 ¯ x0 +1 ! ! ! ! ! ! ! ! + x2 x1 x0 0 +0 ! ! ! ! ! ! ! ! + x1 x0 +0 p9 p8 p7 p6 p5 p4 p3 p2 p1 p0

[pas1]

0 1 x¯6 (-1) ! ! ! ! ! 0 x6 x5 x4 x3 (-0) ! ! ! ! ! x6 x5 x4 x3 x2

p13 p12 p11 p10

Figura 3.68

[pas2] [pas3] =

P

198


Cifrele cu semnul “-” scrise în paranteze trebuie scăzute în rangurile 8, 10 şi respectiv 12 ale produsului P. Toate cifrele care nu sunt încadrate, situate în rangurile cele mai semnificative ale primelor trei produse parţiale, au valoarea 0 (indiferent de semnele produselor parţiale, adică indiferent de valorile operandului Y) şi pot fi eliminate. Schema de calcul din fig.3.68 poate fi modificată în continuare după cum se arată în figurile 3.69 şi 3.70.

1

1

1

! ! ! x6 (-0) ! ! ! 0 x6 x5

1

(-1) ! x5 ! x4

p13 p12 p11 p10

x2 1 1 ¯x 6 ¯x 5 x¯4 x¯3 ¯ (-1) +1 1 x¯6 ¯x 5 x¯4 x¯3 x¯2 x¯1 x¯0 +1 ! ! ! ! ! ! ! ! x4 x3 x2 x1 x0 0 +0 ! ! ! ! ! ! ! ! x3 x2 x1 x0 +0 p9 p8 p7 p6 p5 p4 p3 p2 1

x¯1 ¯ x0 +1 +

[pas1]

! ! +

[pas2]

! ! +

[pas3]

p1 p0

=

P

Figura 3.69 1

0 1 ¯x 6 ¯x 5 x¯4 x¯3 x¯2 x¯1 x¯0 (+1) +1

+ 1 x¯6 ¯x 5 x¯4 x¯3 x¯2 x¯1 ¯ x0 +1 ! ! ! ! ! ! ! ! ! ! ! ! + 1 1 x6 x5 x4 x3 x2 x1 x0 0 +0 ! ! ! ! ! ! ! ! ! ! ! ! ! ! + 0 x6 x5 x4 x3 x2 x1 x0 +0 = p13 p12 p11 p10 p9 p8 p7 p6 p5 p4 p3 p2 p1 p0 1

[pas1]

0

[pas2] [pas3] P

Figura 3.70 Arhitectura multiplicatorului Booth-Σ se determină pe baza schemei de calcul

199


din fig.3.70. Fiecare produs parţial are o deplasare “fixă”, cu 0, 2, 4 sau 6 ranguri spre dreapta, independentă de valoarea operandului Y şi o deplasare “potenţială” cu 1 rang spre dreapta care depinde de biţii lui Y. Deplasările fixe sunt uşor de realizat prin intermediul reţelei de conexiuni; deplasările dependente de valorile operandului Y trebuie realizate în structura generatoarelor de produse parţiale. În fig.3.71 este reprezentat la nivel de blocuri funcţionale un ansamblu decodificator Booth - GPP-Σ cu ajutorul căruia se calculează produsele parţiale; cei mai semnificativi 2 biţi lipsesc în cazul ultimului produs parţial. Un multiplicator Booth de 7 biţi conţine 4 subcircuite de tip “decodificator-GPP” şi 3 sumatoare binare (vezi fig.3.58) sau 4 sumatoare binare (vezi fig.3.60).

Figura 3.71 Funcţionarea decodificatorului Booth cu ieşirile active pe nivelul 1 logic este descrisă de tabela din fig.3.65: - ieşirea Zero se activează când yj yj+1 yj+2 = 000 sau 111 Zero = y¯j y¯j+1 y¯j+2 + yj yj+1 yj+2; - ieşirea Shift (deplasare cu 1 rang) se activează când yj yj+1 yj+2 = 001 sau 110 Shift = y¯j y¯j+1 yj+2 + yj yj+1 y¯j+2; - ieşirea Comp2 (complement faţă de 2) se activează când yj yj+1 yj+2 = 001, 011 sau 101 Comp2 = y¯j y¯j+1 yj+2 + y¯j yj+1 yj+2 + yj y¯j+1 yj+2 = y¯j yj+2 + ¯y j+1 yj+2. Nici una dintre ieşirile decodificatorului Booth nu se activează dacă yj yj+1 yj+2 = 010 sau 100. Sunt active simultan ieşirile Shift şi Comp2 dacă yj yj+1 yj+2 = 001. Structura blocului GPP-Σ din fig.3.71 este desenată în fig.3.72.

200


Fig.3.72 Structura GPP-Σ O schemă simplificată a multiplicatorului Booth-Σ de 7 biţi în care sunt reprezentate numai sumatoarele este desenată în fig.3.73a. Adunarea produselor parţiale se efectuează după principiul ilustrat în fig.3.60; cifrele celor 4 produse parţiale sunt notate astfel: ¯0*; PP1 = 1a8a7a6a5a4a3a2a1a0a0*, a8 = a PP2 = 1b8b7b6b5b4b3b2b1b0b0*, b8 = b ¯0*; PP3 = 1c8c7c6c5c4c3c2c1c0c0*, c8 = c¯0*; PP4 = d7d6d5d4d3d2d1d0d0*. Fiecare produs parţial are 2 biţi în rangul cel mai puţin semnificativ după cum se observă atât în schema de calcul din fig.3.70 cât şi în reprezentarea ansamblului decodificator-GPP din fig.3.71. Celulele care au valori logice constante la intrări pot fi simplificate structural; de exemplu, semisumatoarele elementare care efectuează operaţiile (1 + d7), (1 + c7) şi (1 + b7) pot fi înlocuite cu simple inversoare: 1 + d7 = d ¯7, 1 + c7 = c721 + c¯7, 1 + b7 = b721 + b ¯7. Schema multiplicatorului reprezentată în fig.3.73b include aceste trei simplificări. Sumatorul elementar care efectuează operaţia (a8 + b6 + 1) poate fi simplificat structural la nivelul unui semisumator elementar: a8 + b6 + 1 = uv(2), v = a8r b6 = a8b6 + a8 + b6, u = a8 + b6.


Fig.3.73 Multiplicator Booth-Σ de 7 biţi

201

202


Valorile aplicate la intrările sumatorului de 14 biţi din figura de mai sus nu sunt disponibile simultan; cele mai întârziate valori, obţinute după propagarea prin trei celule elementare, sunt aplicate la intrările cu rangurile 6 ÷ 11. Dacă sumatorul de 14 biţi este cu transport selectat, selecţia aplicându-se partiţiilor de 3 biţi, atunci căile de propagare critice din structura multiplicatorului BoothΣ de 7 biţi traversează 6 celule elementare. Căile critice ale unui multiplicator de 7 biţi construit după principiul din fig.3.60 în care sumatorul Σn este de asemenea cu transport selectat (şi partiţionat tot în sumatoare de 3 biţi) traversează 9 celule elementare. Raportul 9/6 = 1,5 reprezintă creşterea vitezei de operare determinată de arhitectura Booth-Σ în comparaţie cu arhitectura reprezentată în fig.3.60; această creştere de viteză (de 1,5ori sau cu 50%) se păstrează şi în cazul general al multiplicatoarelor de n biţi. Produsul P determinat cu relaţia 3.26 poate fi calculat utilizând atât operaţii de adunare cât şi operaţii de scădere (arhitectura Booth-Σ∆). Relaţia 3.26 poate fi scrisă în forma următoare: *PP4* P = (X) · 26

pas3 *PP3* +

pas2 *PP2*

[(2X) · 24

-

(X · 22

pas1 *PP1* +

X)]

(3.27)

Un multiplicator Booth-Σ∆ de 7 biţi conţine 4 subcircuite de tip “decodificatorGPP” şi 3 sumatoare-scăzătoare binare. În fig.3.74 este reprezentat la nivel de blocuri funcţionale un ansamblu decodificator Booth - GPP-Σ∆ cu ajutorul căruia se calculează produsele parţiale.

Figura 3.74 Decodificatorul Booth din fig.3.74 este identic cu acela din fig.3.71; ieşirea Comp2 este redenumită Semn şi indică semnul produsului parţial, utilizându-se convenţia 0 Y “+” şi 1 Y “-”. Semnul atribuit produselor parţiale cu valoarea


203

0 este +. Cu ajutorul variabilelor logice Semn se determină operaţia (adunare sau scădere) care trebuie efectuată în fiecare pas al algoritmului. Structura unui GPP-Σ∆ este desenată în fig. 3.75. Cu acest circuit se determină modulul oricărui produs parţial. Deplasările fixe cu 0, 2, 4 şi respectiv 6 ranguri ale modulelor produselor parţiale se realizează prin intermediul reţelei de conexiuni.

Fig.3.75 Structura GPP-Σ∆

Fie *PP1* = a7a6a5a4a3a2a1a0, *PP2* = b7b6b5b4b3b2b1b0, *PP3* = c7c6c5c4c3c2c1c0, *PP4* = d7d6d5d4d3d2d1d0 modulele celor 4 produse parţiale generate într-o arhitectură Booth-Σ∆ de 7 biţi, Semn1, Semn2, Semn3, Semn4 şi Zero1, Zero2, Zero3, Zero4 semnele şi respectiv informaţiile despre valorile acestor produse parţiale (Zero = 1 Y PP = 0). Se notează cu *RP1*, *RP2* modulele rezultatelor parţiale obţinute în primii doi paşi şi cu Sgn1, Sgn2 semnele acestora; deoarece rezultatul final P este pozitiv, nu este necesar să se determine semnul acestuia. Operaţia adunare/scădere şi controlul acesteia în cei trei paşi ai algoritmului de înmulţire se realizează astfel (op = 0 Y adunare, op = 1 Y scădere): Pas1 op1 = Semn2r Semn1; (op1 = 0 Y *RP1* = *PP2*·22 + *PP1*, op1 = 1 Y *RP1* = *PP2*·22 - *PP1*); Sgn1 = Semn2 + Zero2·Semn1; Pas2 op2 = Semn3r Sgn1; (op2 = 0 Y *RP2* = *PP3*·24 + *RP1*, op2 = 1 Y *RP2* = *PP3*·24 - *RP1*);

204


Sgn2 = Semn3 + Zero3·Sgn1; Pas3 op3 = Semn4r Sgn2 = Sgn2; (op3 = 0 Y P = *PP4*·26 + *RP2*, op3 = 1 Y P = *PP4*·26 - *RP2*). Cel mai semnificativ produs parţial (PP4 în acest caz) nu poate fi negativ deoarece produsul P = X×Y este un modul, adică un număr binar fără semn. O schemă simplificată a multiplicatorului Booth-Σ∆ de 7 biţi, în care sunt reprezentate numai sumatoarele-scăzătoarele (cu transport-împrumut succesiv) şi logica de selecţie a operaţiilor, este desenată în fig.3.76.

Fig.3.76 Multiplicator Booth-Σ∆ de 7 biţi Ieşirile notate cu 10 şi 12 din primul şi respectiv din al doilea sumator-scăzător au semnificaţii de transport/împrumut. Celulele din rangurile cele mai puţin semnificative ale celor trei sumatoare-scăzătoare care au aplicate la una dintre intrări valoarea logică constantă 0 pot fi simplificate după cum se arată în fig.3.77 (nu s-a mai desenat logica de selecţie a operaţiilor); mai pot fi simplificate încă 4 celule elementare sumator-scăzător situate în rangurile cele

205


mai semnificative. Intrările sumatoarelor-scăzătoarelor de 8 biţi notate cu -1 au semnificaţii de transport/împrumut.

Figura 3.77 O altă structură de multiplicator Booth-Σ∆ de 7 biţi se poate obţine dacă se inversează ordinea de procesare a celor 4 produse parţiale şi anume: *PP4* P = [(X · 26

pas1 *PP3* +

(2X) · 24)

pas2 *PP2* -

pas3 *PP1*

X · 22] -

X

(3.28)

Operaţia adunare/scădere şi controlul acesteia în cei trei paşi ai algoritmului de

206


înmulţire se realizează astfel: Pas1 op1 = Semn3; (op1 = 0 Y RP1 = *PP4*·26 + *PP3*·24, op1 = 1 Y RP1 = *PP4*·26 - *PP3*·24); Dacă PP4 = 0 atunci PP3 nu poate fi negativ, ceea ce înseamnă că RP1 $ 0. Pas2 op2 = Semn2; (op2 = 0 Y RP2 = RP1 + *PP2*·22, op2 = 1 Y RP2 = RP1 - *PP2*·22); Dacă RP1 = 0 atunci PP2 nu poate fi negativ, ceea ce înseamnă că RP2 $ 0. Pas3 op3 = Semn1; (op3 = 0 Y P = RP2 + *PP1*, op3 = 1 Y P = RP2 - *PP1*). Dacă RP2 = 0 atunci PP1 nu poate fi negativ. Structura simplificată a multiplicatorului Booth-Σ∆ determinată pe baza relaţiei 3.28 este reprezentată în fig.3.78.

Fig.3.78 Multiplicator Booth-Σ∆ de 7 biţi


207

Transporturile/împrumuturile de ieşire din cele trei sumatoare-scăzătoare din fig.3.78 se neglijează şi nu trebuie implementate. Celulele din rangurile cele mai semnificative care au o intrare cu valoare logică constantă 0 pot fi înlocuite cu semi(sumatoare-scăzătoare) elementare; structura unei astfel de celule se obţine prin simplificarea circuitului desenat în fig.3.39 sau în fig.3.40. Subcircuitele formate din celulele cu rangurile 0 şi 1 ale celor trei sumatoarescăzătoare din fig.3.78 pot fi înlocuite fiecare cu un subcircuit mai simplu (compus dintr-un MUX2, o poartă XOR, o poartă OR2 şi o poartă AND2), ca acela încadrat cu linie întreruptă în fig.3.77. Costurile multiplicatoarelor Booth-Σ∆ reprezentate simplificat în figurile 3.76 şi 3.78 sunt aproximativ egale însă ultimul are o viteză de operare mai mare. Comparând arhitecturile Booth-Σ şi Booth-Σ∆ de 7 biţi prezentate în acest paragraf, se poate afirma că arhitectura Booth-Σ este mai rapidă; pe de o parte căile de propagare critice ale multiplicatorului Booth-Σ conţin un număr mai mic de celule iar pe de altă parte timpii de propagare printr-un sumator elementar sunt mai mici decât timpii de propagare printr-un sumator-scăzător elementar. Algoritmul Booth-Σ poate fi utilizat şi pentru efectuarea “directă” a înmulţirii numerelor binare cu semn reprezentate în cod complementar faţă de 2 (C2), fără a trata separat modulele şi semnele operanzilor. Fie X = xnxn-1xn-2...x1x0, Y = ynyn-1yn-2...y1y0 două numere binare întregi cu semn codificat (biţii de semn sunt xn şi yn) şi codurile complementare faţă de 2 ale acestora C2(X) = xnxn-1*xn-2*...x1*x0* şi respectiv C2(Y) = ynyn-1*yn-2*...y1*y0*. Considerând că sunt disponibile C2(X) şi C2(Y), se poate calcula C2(P) astfel: C2(P) = C2(X)×[-yn·2n + yn-1*·2n-1 + yn-2*·2n-2 + ... + y1*·21 + y0*] (3.29) Expresia scrisă în paranteze drepte este echivalentul zecimal al numărului Y: - dacă yn = 0 atunci Y = C2(Y) = (yn-1*·2n-1 + yn-2*·2n-2 + ... + y1*·21 + y0*)(10); - dacă yn = 1 atunci C2(Y) = 2n+1 - (yn-1·2n-1 + yn-2·2n-2 + ... + y1·21 + y0)(10) = = (2n + yn-1*·2n-1 + yn-2*·2n-2 + ... + y1*·21 + y0*)(10), de unde rezultă Y = - (yn-1·2n-1 + yn-2·2n-2 + ... + y1·21 + y0)(10) = = (-2n + yn-1*·2n-1 + yn-2*·2n-2 + ... + y1*·21 + y0*)(10). Relaţia 3.29 este adevărată în condiţiile următoare: - produsul parţial [±C2(X)]·2k se obţine prin deplasarea cu k ranguri spre stânga a numărului [±C2(X)] şi repetarea bitului de semn al acestuia în rangurile cele mai semnificative, până la 2n +1 inclusiv; - produsul parţial -C2(X) se “calculează” astfel: dacă xn = 0 atunci -C2(X) = C2(-X) = C2(1xn-1xn-2...x1x0),

208


dacă xn = 1 atunci -C2(X) = -X = 0xn-1xn-2...x1x0. Calcularea produsului parţial -C2(X) constă în determinarea unei reprezentări binare echivalente în care să nu se utilizeze în mod explicit semnul “-”; această conversie trebuie realizată de către generatoarele de produse parţiale şi este specifică multiplicatoarelor bazate numai pe operaţii de adunare. Se poate demonstra că, indiferent de valoarea bitului de semn xn, este adevărată relaţia: (3.30) -C2(X) = x¯nx¯n-1*x¯n-2*...x¯1*x¯0* +1 În cazul xn = 0 numerele X şi C2(X) sunt identice, astfel că -C2(X) = C2(1xn-1xn-2...x1x0) = C2(1xn-1*xn-2*...x1*x0*) = = 1x¯n-1*x¯n-2*...x¯1*x¯0* +1 = x¯nx¯n-1*x¯n-2*...x¯1*x¯0* +1. În cazul xn = 1, C2(X) = 1xn-1*xn-2*...x1*x0* = 2n + xn-1*xn-2*...x1*x0* = 2n+1 - xn-1xn-2...x1x0, xn-1xn-2...x1x0 = 2n - xn-1*xn-2*...x1*x0* = x¯n-1*x¯n-2*...x¯1*x¯0* +1, -X = 0xn-1xn-2...x1x0 = 0x¯n-1*x¯n-2*...x¯1*x¯0* +1 = x¯nx¯n-1*x¯n-2*...x¯1*x¯0* +1. Un exemplu de calcul al produsului C2(P) utilizând relaţia 3.29 este ilustrat în fig.3.79.

1 0 1 0 1 0 se neglijează

1 0 1 1

1 0 0 0

0 0 1

1 1 1 0 1 1 1 0

0 1 0 0 0

1 0× 0 1 1 0 0

(-6(10)) (-3(10))

relaţia 3.30

0 1 0

(+18(10))

semn (rangul 7)

Figura 3.79 Cifrele din rangurile cele mai semnificative ale produselor parţiale, generate prin repetarea biţilor de semn, pot fi reduse ca număr utilizând “artificiile” de calcul prezentate succesiv în figurile 3.68, 3.69 şi 3.70.

209


Determinarea produsului C2(P) utilizând relaţia 3.29 implică efectuarea a n-1 adunări de produse parţiale deplasate corespunzător (n-1 paşi); numărul produselor parţiale este n iar dintre acestea doar cel mai semnificativ trebuie modificat în conformitate cu relaţia 3.30. Utilizând algoritmul de înmulţire Booth, numărul de produse parţiale şi implicit numărul de paşi necesari pentru determinarea produsului C2(P) se reduce la jumătate în comparaţie cu calculul bazat pe relaţia 3.29. Produsele parţiale şi paşii algoritmului Booth sunt indicaţi în relaţia 3.31; această relaţie se obţine utilizând artificiul de calcul yj* = 2yj* - yj* în relaţia 3.29. C2(P) = C2(X)×[-yn·2n + yn-1*·2n-1 + yn-2*·2n-2 + ... + y1*·21 + y0*] = = C2(X)×[(yn-1*-yn)21+(yn-2*-yn-1*)]2n-1 + C2(X)×[(yn-3*-yn-2*)21+(yn-4*-yn-3*)]2n-3 + C2(X)×[(yn-5*-yn-4*)21+(yn-6*-yn-5*)]2n-5 + ...

(3.31)

Valorile produselor parţiale se obţin prin decodificarea a 3 biţi consecutivi ai operandului C2(Y) şi sunt precizate în tabela din fig.3.80.

yj*yj-1*yj-2* =

C2(X)×[(yj-1* - yj*)21+(yj-2*-yj-1*)] =

000 sau 111 001 sau 010 101 sau 110 011 100

0 C2(X) -C2(X) 2C2(X) -2C2(X) Figura 3.80

Decodificatorul Booth implementează sistemul de funcţii logice: Zero = y¯j*y¯j-1*y¯j-2* + yj*yj-1*yj-2* Shift = y¯j*yj-1*yj-2* + yj*y¯j-1*y¯j-2*

(3.32)

Negativ = yj*y¯j-1* + yj*y¯j-2* Structura generatorului de produse parţiale se determină cu ajutorul unui exemplu de calcul. Fie C2(X) = x5 x4*x3*x2*x1*x0* (x5 este bitul de semn) şi C2(Y) = 110010 (-13(10)). Produsul C2(P) se calculează în doi paşi (y-1* = 0): PP1 PP2 PP3 4 2 C2(P) = -C2(X)·2 + {C2(X)·2 + [-2C2(X)]} pas2 pas1

(3.33)

210


Schema de calcul corespunzătoare relaţiei 3.33 este prezentată în fig.3.81. x¯5

¯x 5

¯x 5

¯x 5

¯x 5

¯x 4*

x¯3*

x¯2*

x¯1*

x5

x5

x5

x5

x4* x3*

x2*

x1*

x0* +0

x¯5

¯x 5

x¯4* x¯3* x¯2* x¯1*

p10

x 0* ¯ +1 p9* p8* p7* p6* p5* p4*

x¯0*

1 + +1

[PP3] [22·PP2] [24·PP1]

p3*

p2* p1* p0*

C2(P)

Figura 3.81 Această schemă de calcul poate fi simplificată succesiv după cum se arată în figurile 3.82 şi 3.83.

0 x5 -x5

0 ¯x 4* +(x5-1)

x¯3*

x¯2*

x¯1*

x4* x3*

x2*

x1*

x0* +0

x¯0*

1 + +1

[PP3] [22·PP2]

0 ¯x 5 ¯ x 4* ¯ x 3* ¯ x 2* ¯ x 1* ¯ x 0* [24·PP1] +1 +(x5-1) C2(P) p10 p9* p8* p7* p6* p5* p4* p3* p2* p1* p0* Figura 3.82

x5 p10

1

x5 x¯4* (+1)

x¯3*

x¯2*

x¯1*

x5

x4* x3*

x2*

x1*

x0* +0

1

x¯5

¯x 5

¯x 4* x¯3* x¯2* x¯1*

x 0* ¯ +1 p9* p8* p7* p6* p5* p4*

x¯0*

1 + +1

[PP3] [22·PP2] [24·PP1]

p3*

p2* p1* p0*

C2(P)

Figura 3.83 Structura GPP şi arhitectura multiplicatorului Booth se determină cu ajutorul schemei de calcul din fig.3.83. În fig.3.84 este reprezentat generatorul de


211

produse parţiale. Arhitectura multiplicatorului este asemănătoare cu aceea reprezentată în fig.3.73b.

Fig.3.84 Structura GPP

3.10 Probleme rezolvate 1. Să se sintetizeze convertorul de cod Binar-Gray de 4 biţi. R e z o l v a r e: Funcţionarea convertorului Binar-Gray de 4 biţi este descrisă prin tabelele de adevăr de mai jos:

212


Se observă că valorile ieşirii G3 sunt identice cu valorile intrării B3, adică G3 = ¯ 2 dacă B3 = 1 ceea ce înseamnă B3. De asemenea, G2 = B2 dacă B3 = 0 şi G2 = B G2 = B3r B2. Se pot deduce expresii logice într-o manieră asemănătoare (bazată pe comparaţii) şi pentru ieşirile G1, G0 sau se poate utiliza în acest scop o metodă de minimizare. Minimizarea funcţiilor G1, G0 prin metoda Karnaugh este prezentată în tabelele următoare.

2. Să se determine o structură de convertor de 4 biţi de la codul binar cu semn codificat la codul complementar faţă de 2 (C2). R e z o l v a r e: Fie X = x3x2x1x0 un număr binar întreg şi C2(X) = x3x2*x1*x0*; semnul este codificat cu bitul x3 (0 Y +, 1 Y -). În conformitate cu definiţia codului C2 x2*x1*x0* = x2x1x0 dacă x3 = 0 şi x2*x1*x0* = x¯2x¯1x¯0 + 1 dacă x3 = 1. Complementarea biţilor din rangurile 0, 1, 2 este condiţionată de bitul de semn şi se poate obţine cu ajutorul a 3 porţi XOR:


213

Circuitul din figura de mai sus este un convertor de 4 biţi de la codul binar cu semn codificat la codul complementar faţă de 1 (C1). De obicei conversia în codul C2 se utilizează în cadrul blocurilor aritmetice, C2(X) fiind unul dintre cei doi operanzi aplicaţi la intrările unui sumator binar. Nu este necesară o conversie propriuzisă în C2 ci o conversie în C1, mai simplu de realizat, şi aplicarea bitului de semn (x3 în acest caz) la intrarea de transport a sumatorului respectiv. Dacă este necesară conversia în codul C2, într-un context diferit de cel al operaţiilor aritmetice, atunci structura convertorului se determină cu ajutorul tabelelor de adevăr următoare. Combinaţiile x3x2x1x0 = 0000 şi x3x2x1x0 = 1000 reprezintă numărul zecimal 0 (+0 şi respectiv -0).

x2* = x¯3x2 + x2x¯1x¯0 + x3x¯2x1 + x3x¯2x0 = x2·(x3x1 + x3x0) + x¯2·(x3x1 + x3x0); x1* = x¯3x1 + x1x¯0 + x3x¯1x0 = x1·x3x0 + x¯1·x3x0; x0* = x0.

214


3. Să se sintetizeze convertorul de cod BCD-C9 (complement faţă de 9). R e z o l v a r e: Fie D = d3d2d1d0 codul binar al unei cifre zecimale şi C9(D) = d3*d2*d1*d0* codul complementar faţă de 9 al digitului D. Funcţionarea unei celule care realizează conversia D Y C9(D) este descrisă de relaţia C9(D) = 9 - D, pe baza căreia sunt completate tabelele de adevăr următoare.

Se obţin expresiile logice

¯3d ¯2d ¯1; d3* = d d2* = d2d ¯1 + d ¯2d1; d1* = d1; d0* = d ¯0.

Structura covertorului este desenată în figura de mai jos.


215

4. Fie numărul binar întreg şi fără semn b7b6b5b4b3b2b1b0. Să se determine o structură de circuit logic combinaţional care să efectueze conversia acestui număr în codul BCD (codul 8421). R e z o l v a r e: b7b6b5b4b3b2b1b0 max = 11111111(2) = 255(10) Convertorul de cod Binar-BCD trebuie să aibă 10 ieşiri, după cum se arată în figura de mai jos:

Descrierea funcţionării acestui circuit şi determinarea expresiilor logice ale ieşirilor cu ajutorul tabelelor de adevăr necesită un efort de calcul considerabil. Structura circuitului poate fi obţinută fără a determina în mod explicit expresii logice pentru cele 10 ieşiri în funcţie de cele 8 variabile de intrare şi are la bază calculul următor. Semnul “+” reprezintă adunarea algebrică. b7b6b5b4b3b2b1b0 = b7·27 + b6·26 + b5·25 + b4·24 + b3b2b1b0 = = b7·(100 + 20 + 8) + b6·(60 + 4) + b5·(30 + 2) + b4·(10 + 6) + b3b2b1b0 = = 100(10)×(000b7)(2) + 10(10)×(00b70 + 0b6b60 + 00b5b5 + 000b4)(2) + + (b7000 + 0b600 + 00b50 + 0b4b40 + b3b2b1b0)(2) = = 100(10)×b7 + 10(10)×(0b7b4 + b6b60 + 0b5b5)(2) + (b7b6b50 + 0b4b40 + b3b2b1b0)(2) Convertorul Binar-BCD poate fi construit cu sumatoare binare şi porţi logice. Digitul cel mai puţin semnificativ (“unităţi”) se calculează astfel: u0 = b0; u3u2u1 + 10(10)×(transport)(2) = b7b6b5 + 0b4b4 + b3b2b1 + corecţie BCD(U).

216


Numărul binar u3u2u1 poate să aibă numai valorile 000, 001, 010, 011 sau 100. Schema unui circuit care determină valorile cifrelor binare u3, u2, u1 şi transporturile către digitul “zeci” este desenată în figura de mai jos. Circuitul are o funcţionare asemănătoare cu a unui sumator modulo 5.

Sumatorul de 3 biţi efectuează adunarea b7b6b5 + 00b4 + b3b2b1 = αΣ2Σ1Σ0. Toate cele 16 combinaţii de 4 biţi sunt posibile pentru acest rezultat deoarece variabilele b7, b6, b5, b4, b3, b2 şi b1 sunt independente. Blocul de corecţie BCD determină cifrele binare u3, u2, u1 şi transporturile β, δ. Toate cele trei transporturi (α, β şi δ) către digitul “zeci” au ponderi egale cu 20 fiecare. Tabelele de adevăr următoare descriu funcţionarea blocului de corecţie BCD(U). Aceste tabele se completează pe baza relaţiilor u3u2u1 = (αΣ2Σ1Σ0 + 00b40)mod5 α + β + δ = câtul împărţirii [(αΣ2Σ1Σ0 + 00b40)/5] în care “+” reprezintă adunarea algebrică. Combinaţiile αΣ2Σ1Σ0b4 = 00001, 11110 nu sunt posibile; în aceste două situaţii valorile funcţiilor u3, u2, u1, β, δ pot fi considerate indiferente. În conformitate cu grupările efectuate în tabelele de adevăr se obţin expresiile logice: ¯Σ1b4·Σ2r Σ0 + Σ2Σ ¯1Σ ¯0·αrb4 + αΣ2Σ1b ¯4 + αΣ ¯2Σ ¯1Σ0b ¯4; u3 = α u2 = α ¯Σ1Σ ¯0·Σ2rb4 + α ¯Σ0·(Σ1r b4) + αΣ2Σ0·Σ1rb4 + αΣ ¯1Σ ¯0b4 + αΣ ¯2Σ1b4; u1 = ¯ αΣ ¯2Σ ¯1Σ0 + Σ ¯2Σ1Σ0b ¯4 + αΣ2Σ0b ¯4 + αΣ ¯2Σ0b4 + ¯ αΣ2Σ1Σ ¯0 + ¯ αΣ2Σ ¯0b4 + + Σ2Σ1Σ ¯0b4 + αΣ ¯2Σ ¯1Σ ¯0b ¯4; β = (α + Σ2 + Σ1)(α + Σ2 + b4)(α + Σ2 + Σ0)(Σ2 + Σ1 + b4)(α + Σ1 + Σ0 + b4); δ = αΣ2b4(Σ1 + Σ0).


217

Digitul “zeci” se calculează astfel: z3z2z1z0 + 10(10)×(transport)(2) = 0b7b4+b6b60+0b5b5+α+β+δ+corecţie BCD(Z). Schema unui circuit de calcul al digitului “zeci” este desenată în figura de mai jos.

Ieşirea θ din blocul de corecţie BCD(Z) este transportul către digitul “sute”. Numărul binar z3z2z1 poate să aibă numai valorile 000, 001, 010, 011 sau 100.

218


Considerând că variabilele logice f, g şi h sunt independente, funcţionarea blocului de corecţie BCD(Z) poate fi descrisă cu ajutorul tabelelor de adevăr următoare (dacă există dependenţe între variabilele f, g, h atunci acestea pot fi utilizate pentru simplificarea blocului de corecţie), completate pe baza relaţiilor z3z2z1 = (fgh)modulo5 θ = câtul împărţirii[fgh/5] în care f este bitul cel mai semnificativ iar h este bitul cel mai puţin semnificativ.

Se obţin expresiile logice z3 = f g ¯h ¯, z2 = ¯f g + g h, z1 = ¯f h + f g h ¯, θ = f g + f h. Cifrele digitului “sute” se pot determina cu ajutorul unui semisumator elementar, după cum se arată în figura de mai jos.

5. Să se deseneze o schemă de expandare pentru codificatorul de adresă cu prioritate reprezentat în fig.3.9. R e z o l v a r e: Două sau mai multe ieşiri din circuite diferite pot fi conectate împreună dacă în orice moment cel mult una dintre acestea se află fie într-o stare logică validă (HIGH, LOW) fie invalidă (tensiune intermediară nivelelor H, L) iar celelalte


219

se află în starea de înaltă impedanţă. Această proprietate poate fi utilizată pentru expandarea codificatorului de adresă cu prioritate reprezentat în fig.3.9. O schemă de expandare este desenată în figura de mai jos.

Dacă Enable = 0 atunci nici unul dintre cele două codificatoare nu este autorizat să funcţioneze şi ieşirile AI, A2, A1, A0 sunt în starea de înaltă impedanţă. Dacă Enable = 1 atunci este autorizat să funcţioneze un singur codificator. Autorizarea se realizează cu ajutorul intrărilor care au prioritatea cea mai mare: - când este activă cel puţin una dintre intrările I7, I6, I5 sau I4, este validat codificatorul 2 şi rezultă A2 = 1, AI = 1;

220


- când nici una dintre intrările I7, I6, I5 şi I4 nu este activă se autorizează funcţionarea codificatorului 1 şi rezultă A2 = 0; în acest caz AI = 1 dacă este activă cel puţin una dintre intrările I3, I2, I1 sau I0 (altfel AI = 0).

6. Utilizând un singur decodificator 1-din-16 cu ieşiri active pe nivelul 0 logic şi porţi logice, să se implementeze funcţiile f şi g (de variabile a, b, c, d, e) definite astfel:

f = ab ¯c + bcde¯ + ¯a c¯ d¯ + ¯abc¯d ,

R e z o l v a r e: Dacă la intrările decodificatorului se aplică variabilele a, b, c, d în această ordine, de la intrarea MSB la intrarea LSB, atunci la ieşirile ¯0 ÷15 ale circuitului se “generează” maxtermenii a + b + c + d, a + b + c + d ¯, a + b + c¯ + d,..., şi respectiv a ¯+b ¯ + c¯ + d ¯. Funcţia f trebuie reprezentată într-o formă echivalentă mai convenabilă (produs de maxtermeni): f = (a ¯ + b + c¯)(b ¯ + c¯ + d ¯ + e)(a + c + d)(a + b ¯+c+d ¯) . Fiecare maxtermen de 3 variabile poate fi scris ca produs de doi maxtermeni de 4 variabile: ¯ + b + c¯ = (a a ¯ + b + c¯ + d ¯)(a ¯ + b + c¯ + d) = 11·10; ¯ + c¯ + d b ¯ = (a + b ¯ + c¯ + d ¯)(a ¯+b ¯ + c¯ + d ¯) = ¯7·15; ¯. a + c + d = (a + b + c + d)(a + b ¯ + c + d) = ¯0· 4 Variabila e trebuie tratată în mod diferit faţă de variabilele a, b, c, d care sunt aplicate la intrările decodificatorului. Se obţine expresia ¯. f = 11·10·(7¯·15 + e)·0 ¯· 4¯·5 Expresia logică cea mai convenabilă pentru reprezentarea funcţiei g este forma canonică cu maxtermeni (valorile indiferente sunt considerate 1 logic): g = (a + b + c + d)(a + b + ¯c + d ¯ + e)(a + b ¯+c+d ¯)(a + b ¯ + c¯ + d)· ·(a ¯+b ¯ + c + d)(a ¯ + b + c¯ + d ¯) = ¯0·(3¯ + e)·5 ¯·6 ¯·12·10. Circuitul care implementează funcţiile f şi g, compus dintr-un decodificator de


221

adresă (1-din-16 cu ieşiri active pe nivelul 0 logic) şi porţi logice, este reprezentat în figura următoare.

7. Să se implementeze, utilizând numai MUX2 (multiplexoare de 2 căi) ¯ce + abd ¯ e¯ + a ¯ b d e¯ + a ¯cd ¯ e + ¯a b ¯ c¯e¯. şi inversoare, funcţia f(a, b, c, d, e) = a b R e z o l v a r e: Fie X o mulţime de variabile logice, y o variabilă logică care nu aparţine mulţimii X şi H(X, y) o expresie care defineşte o funcţie logică. Această expresie logică poate fi “expandată” astfel: H(X, y) = y¯ ·H(X, 0) + y ·H(X, 1). Dacă funcţiile logice H(X, 0) = H0(X) şi H(X, 1) = H1(X) sunt implementate de către două blocuri combinaţionale B0 şi respectiv B1, atunci pentru implementarea funcţiei H(X, y) mai este necesar doar un MUX2. Schema de interconectare a blocurilor B0, B1 cu multiplexorul este desenată în figura următoare. La rândul lor funcţiile H0(X) şi H1(X) pot fi expandate, adică pot fi descompuse în funcţii mai simple care trebuie multiplexate. Această procedura de expandare se poate aplica recursiv până când funcţia iniţială se obţine prin multiplexarea variabilelor de intrare.

222


Expandarea unei funcţii logice de n variabile se poate realiza în n! moduri, însă anumite expandări sunt mai avantajoase din punct de vedere al costului implementării (adică al numărului de multiplexoare şi inversoare necesare). O expandare avantajoasă pentru funcţia din enunţul problemei este următoarea: ¯ e¯) + a ¯( b d e¯ + c d ¯ e + ¯b c¯ e¯) = f(a, b, c, d, e) = a(b ¯ce + bd =a ¯·[e¯·(b d + ¯b c¯) + e·(c d ¯)] + a·[e¯·(b d ¯) + e·(b ¯ c)]. Implementarea acestei expresii logice cu MUX2 şi inversoare este reprezentată în figura de mai jos. Multiplexoarele care au o intrare fixată la o valoare logică constantă pot fi simplificate din punct de vedere structural.

223


8. Să se implementeze funcţia logică f(a, b, c) definită prin tabela de adevăr următoare, utilizând un MUX de 4 căi şi un inversor. a 0 0 0 0 1 1 1 1

b 0 0 1 1 0 0 1 1

c 0 1 0 1 0 1 0 1

f 0 1 1 0 0 ~ 1 1

R e z o l v a r e: La intrările de selecţie S1, S0 ale multiplexorului se pot aplica oricare două din cele trei variabile a, b, c şi în orice ordine. Dacă S1 = a şi S0 = b atunci ecuaţia care descrie funcţionarea MUX4 este ¯·I0 + a ¯b·I1 + ab ¯·I2 + ab·I3. Y=f=a ¯b Din tabela de adevăr se determină valorile logice care trebuie aplicate la intrările de date ale multiplexorului, comparându-se coloanele c şi f; de exemplu, în primele două linii din tabela de adevăr (linii ce corespund combinaţiei ab = 00) se observă că c = f, ceea ce înseamnă I0 = c. La celelalte trei intrări de date se obţin valorile I1 = c¯, I2 = 0 sau c, I3 = 1. Implementarea funcţiei f este reprezentată în figura de mai jos.

9. Să se implementeze funcţia logică G(a, b, c, d, e, f) = a ¯b + ab ¯c + abc¯ d ¯ + abc¯df + abcde

224


utilizând (strict) două multiplexoare de 4 căi. R e z o l v a r e: Expresia logică ce defineşte funcţia G poate fi scrisă în forma ¯·0 + ¯ab·1 + ab ¯·c + ab·(c¯ d ¯·1 + ¯c d·f + cd ¯·0 + cd·e). G = a¯ b Variabilele care trebuie aplicate la intrările de selecţie ale celor două multiplexoare sunt a, b şi respectiv c, d. Circuitul care implementează funcţia G este desenat în figura următoare.

10. Să se construiască un comparator combinaţional de n biţi pentru numere reprezentate în codul complementar faţă de 2. R e z o l v a r e: De obicei comparatoarele numerice determină valoarea relativă (mai mare, egal, mai mic) a două numere binare fără semn. În cazul numerelor reprezentate în C2 comparaţia trebuie să includă şi bitul de semn. Fie X = xn-1xn-2...x1x0, Y = yn-1yn-2...y1y0 două numere binare cu semn codificat (biţii de semn sunt xn-1, yn-1 şi se respectă convenţia de codificare a semnului 0Y“+”, 1Y“-”) şi C2(X) = xn-1xn-2*...x1*x0*, C2(Y) = yn-1yn-2*...y1*y0* codurile complementare faţă de 2 ale acestora. Circuitul care compară numerele C2(X) şi C2(Y), în această ordine, trebuie să genereze unul dintre rezultatele X > Y, X = Y sau X < Y fără a determina în mod explicit numerele X şi Y. Dacă se compară numerele C2(X) şi C2(Y) ca şi cum acestea ar fi numere de n biţi, întregi şi fără semn, atunci rezultatele obţinute trebuie “corectate” pentru ca ele să coincidă cu rezultatele comparaţiei dintre X şi Y. Prin analiza care urmează se determină cazurile în care sunt necesare corecţii şi în ce constau aceste corecţii.


225

Cazul 1: Dacă xn-1 = yn-1 = 0 atunci rezultatul comparaţiei dintre C2(X) şi C2(Y) este identic cu rezultatul comparaţiei dintre X şi Y deoarece C2(X) = X, C2(Y) = Y iar corecţia nu este necesară. Cazul 2: Dacă xn-1 = 0 şi yn-1 = 1 atunci comparatorul indică C2(X) < C2(Y) adică se activează ieşirea “mai mic”; rezultatul comparaţiei trebuie să fie X > Y deoarece X $ 0 iar Y < 0, adică trebuie să se activeze ieşirea “mai mare”. Corecţia este necesară. Cazul 3: Dacă xn-1 = 1 şi yn-1 = 0 atunci comparatorul indică C2(X) > C2(Y) adică se activează ieşirea “mai mare”; rezultatul comparaţiei trebuie să fie X < Y deoarece X < 0 iar Y $ 0, adică trebuie să se activeze ieşirea “mai mic”. Corecţia este necesară. Cazul 4: Dacă xn-1 = yn-1 = 1 sunt posibile două situaţii. (a) C2(X) = C2(Y) Y X = Y; se activează ieşirea “egal” şi nu este necesară corecţia rezultatului. (b) C2(X) … C2(Y) Y X … Y; C2(X) = 2n - *X*, C2(Y) = 2n - *Y* şi în această situaţie C2(X) > C2(Y) Y X < Y, C2(X) < C2(Y) Y X > Y adică este necesară corecţia rezultatului. Din această analiză rezultă că numai ieşirile “mai mare” şi “mai mic” pot fi afectate de “erori”. Erorile apar în cazurile 2, 3 şi 4(b) iar corecţia se poate realiza prin interschimbarea ieşirilor “<” şi “>” atunci când cel puţin unul dintre biţii xn-1, yn-1 are valoarea logică 1; rezultatul corespunzător cazului 4(a) nu se modifică deoarece nu este sensibil la corecţia menţionată. Schema de comparare a numerelor reprezentate în C2 este desenată în figura de mai jos.

226


11. Circuitul din figura următoare este un “numărător” combinaţional; acesta trebuie să indice numărul de intrări care au valoarea logică 1 în formă binară n2n1n0(2). Să se determine structura numărătorului şi să se deseneze o schemă de expandare a acestuia.

R e z o l v a r e: Circuitul implementează sistemul de funcţii n2, n1, n0. Aceste funcţii depind fiecare de 7 variabile şi pot fi reprezentate prin tabele de adevăr (cu dimensiunea 27) cu ajutorul cărora se obţin expresii logice cu costuri minime şi implicit structura circuitului la nivel de poartă logică. Această abordare implică un efort relativ mare de calcul; o soluţie mai simplă este construirea numărătorului din sumatoare şi semisumatoare elementare. Funcţionarea numărătorului este descrisă de relaţia n2n1n0(2) = a + b + c + d + e + f + g în care “+” reprezintă adunarea algebrică. Circuitul poate fi inclus în categoria celulelor elementare de adunare deoarece efectuează adunarea a 7 biţi (variabile) cu ponderi egale între ele. În comparaţie cu un sumator elementar care efectuează adunarea a 3 biţi cu ponderi egale şi care realizează o “compresie” de tip (3, 2), unde 3 şi 2 reprezintă numărul de intrări şi respectiv numărul de ieşiri, numărătorul prezentat în enunţul aceastei probleme realizează o compresie de tip (7, 3). În cazul general, o celulă elementară de adunare determină suma a (2k-1) biţi cu ponderi egale, rezultatul fiind furnizat sub forma unui număr binar de k cifre. Relaţia de mai sus poate fi prelucrată astfel: n2n1n0(2) = (a + b + c) + (d + e + f) + g = s1s0(2) + u1u0(2) + g = = (s1 + u1)·21 + (s0 + u0 + g) = (s1 + u1)·21 + v1v0(2) = (s1 + u1 + v1)·21 + v0 = = w1w0(2)·21 + v0 = w1w0v0(2). Sunt necesare 4 sumatoare elementare pentru a construi numărătorul; schema


227

de interconectare a acestor componente este desenată în figura următoare.

Ieşirea n0 are rangul egal cu rangul fiecăreia dintre intrările a, b, c, d, e, f, g. Ieşirile n1 şi n2 au ranguri mai mari cu 1 şi respectiv cu 2; prin analogie cu sumatorul elementar sau celula de tip (3, 2), aceste ieşiri au semnificaţie de “transporturi”. Cu ajutorul unui sumator compus din n celule elementare de tip (7, 3) se poate efectua într-un singur pas adunarea a 5 numere binare de n biţi; arhitecturile de acest fel reprezintă soluţii de creştere a vitezei de operare şi pot fi combinate cu tehnicile de anticipare, de salt sau de selecţie a transporturilor. Structura unui sumator cu transporturi succesive între celule este desenată simplificat în figura de mai jos.

228


12. Fie X = xn-1xn-2...x1x0 şi Y = yn-1yn-2...y1y0 două numere binare întregi şi fără semn. Utilizând un scăzător binar de n biţi, să se construiască un circuit logic combinaţional care să efectueze operaţia Z = *X-Y*. R e z o l v a r e: Rezultatul operaţiei specificate în enunţul problemei este un număr binar întreg şi fără semn; formatul necesar şi suficient pentru reprezentarea acestuia este de n cifre, adică Z = zn-1zn-2...z1z0. La ieşirile scăzătorului de n biţi se obţine Z numai dacă se scade din operandul mai mare pe cel mai mic, adică: - dacă X $ Y atunci trebuie efectuată operaţia X-Y; - dacă X < Y atunci trebuie efectuată operaţia Y-X. Comparaţia operanzilor trebuie făcută în mod explicit, cu ajutorul unui comparator numeric de n biţi. Rezultatul furnizat de comparator (valoarea relativă a numerelor X şi Y) stabileşte care dintre operanzi este descăzutul şi care este scăzătorul. Schema simplificată a circuitului logic care implementează acest algoritm de calcul este reprezentată în figura următoare.

Numai ieşirea “<” a comparatorului este utilizată; structura comparatorului poate fi simplificată prin eliminarea conexiunilor şi porţilor logice care nu influenţează valorile de la ieşirea “<”. Blocurile notate nMUX2 conţin n multiplexoare de 2 căi. Prin intermediul acestor blocuri de comutatoare se aplică operandul mai mare (descăzutul) la intrarea circuitului de scădere notată cu A şi operandul mai mic (scăzătorul) la intrarea notată cu B. Circuitul de scădere efectuează operaţia A-B; împrumutul de intrare borrowin este conectat la 0 logic iar împrumutul de ieşire borrowout nu este utilizat. Viteza de operare a circuitului este invers proporţională cu timpul de propagare cumulat al comparatorului, al unui bloc de multiplexoare şi al scăzătorului.


229

Operaţia Z = *X-Y* poate fi efectuată mai avantajos în comparaţie cu schema de calcul anterioară, atât din punct de vedere al vitezei de operare cât şi al complexităţii structurale, dacă se aplică numerele X şi Y direct la intrările A şi respectiv B ale scăzătorului de n biţi iar rezultatul X-Y = A-B se “corectează” atunci când X < Y. Fie D = dn-1dn-2...d1d0 rezultatul obţinut la ieşirile notate cu 0, 1, ..., n-1 ale scăzătorului de n biţi. Valoarea relativă a numerelor X, Y şi implicit relaţia dintre Z şi D sunt indicate de către valoarea logică obţinută la ieşirea de împrumut borrowout astfel: - dacă borrowout = 0 atunci X $ Y şi Z = D; - dacă borrowout = 1 atunci X < Y şi X-Y = -2n + D = -Z; în acest caz numărul binar 1dn-1dn-2...d1d0 reprezintă complementul faţă de 2 al numărului negativ -Z: Z = zn-1zn-2...z1z0 = 2n - D = d ¯n-1d ¯n-2...d ¯1d ¯0 + 1. Determinarea numărului Z cu această relaţie nu este convenabilă datorită operaţiei de adunare. Dezavantajul poate fi însă eliminat cu ajutorul următorului artificiu de calcul. X-Y-1 = -2n + D* = -Z - 1; Z = zn-1zn-2...z1z0 = 2n - D* - 1 = d ¯n-1*d ¯n-2*...d ¯1*d ¯0*. Noua schemă de calcul al numărului Z este desenată în figura de mai jos.

Cu toate că ieşirea de împrumut borrowout a scăzătorului şi ieşirea “<” a comparatorului au valori logice identice pentru orice pereche de numere X, Y (adică funcţiile logice realizate la aceste două ieşiri sunt echivalente), utilizarea comparatorului este necesară. Dacă la intrarea borrowin a scăzătorului se

230


conectează ieşirea borrowout, eliminându-se comparatorul, atunci se obţine un circuit logic cu reacţie care nu mai este combinaţional ci secvenţial asincron. Un astfel de circuit are memorie; valorile de la ieşirile “scăzătorului cu reacţie” depind nu numai de valorile curente X, Y ci şi de valoarea logică memorată, valoare care nu este întotdeauna cunoscută. De asemenea, este posibil ca unele valori de intrare X, Y sau anumite modificări ale acestora să determine în circuit regimuri tranzitorii cu durată infinită (oscilaţii). Determinarea numărului Z cu ajutorul scăzătorului cu reacţie (cu legătură între ieşirea borrowout şi intrarea borrowin) este posibilă prin controlarea reacţiei după cum se arată în figura următoare.

Semnalul Control reacţie trebuie menţinut la valoarea logică 0 din momentul aplicării operanzilor X, Y şi cel puţin până când toate ieşirile scăzătorului au valori logice stabile; pe acest interval de timp T reacţia este întreruptă iar scăzătorul efectuează operaţia X-Y-0. După intervalul T, la intrarea Control reacţie se aplică valoarea logică 1; tranziţia 0Y1 şi menţinerea valorii 1 oricât de mult timp la această intrare de control nu determină modificarea valorii logice existente la ieşirea borrowout deoarece: - dacă borrowout = 0 înainte de momentul T atunci borrowin = 0 după momentul T şi nu apare nici o schimbare la vreuna dintre intrările scăzătorului; - dacă borrowout = 1 înainte de momentul T atunci borrowin = 1 după momentul T iar scăzătorul începe să efectueze operaţia X-Y-1, operaţie care nu implică o propagare a valorii împrumutului borrowin până la ieşirea borrowout deoarece borrowout = 1 datorită faptului că X < Y (propagarea poate să afecteze toate ieşirile scăzătorului de la rangul 0 până la rangul n-1 inclusiv). Calcularea numărului Z = *X-Y* cu ajutorul schemei din figura de mai sus are două faze, asociate cu duratele de menţinere a valorilor logice 0 şi respectiv 1


231

la intrarea Control reacţie. Durata minimă a fiecărei faze este egală cu timpul de propagare pe căile critice ale scăzătorului.

13. Fie X = xn-1xn-2...x1x0(7) şi Y = yn-1yn-2...y1y0(7) două numere întregi şi fără

semn scrise în baza de numeraţie 7. (a) Considerând că fiecare cifră xk şi yk este reprezentată în formă binară, să se sintetizeze celula elementară de adunare în baza 7. (b) Să se construiască un sumator modulo 7 de n cifre cu transport succesiv între ranguri. R e z o l v a r e: (a) Cifrele bazei 7 pot fi reprezentate în baza 2 utilizând un format de 3 biţi. O implementare a celulei elementare de adunare în baza 7 este reprezentată în figura următoare.

Celula elementară de adunare în baza 7 efectuează operaţia

xk + yk + ck = ck+1·71 + sk unde simbolul “+” reprezintă adunarea algebrică, xk, yk, sk sunt cifre ale bazei 7 codificate binar iar ck, ck+1 0 {0, 1} sunt transporturi. Circuitul de corecţie are ca “mărime” de intrare numărul binar αβδθ(2) , a cărui valoare maximă în zecimal este 6 + 6 + 1 = 13 (adică 1101 în baza 2). Sistemul de 4 funcţii logice care este implementat de acest circuit, şi anume ck+1, sk, 2, sk, 1 şi sk, 0 este reprezentat prin tabelele de adevăr următoare, completate pe baza relaţiei de mai sus.

232


ck+1 = α + βδθ sk, 2 = βδ¯ + β¯θ + αδθ = βδθ + αδθ sk, 1 = δ¯θ + α ¯ β¯δ + α¯ δ θ = θ(α + β)δ + α¯ δθ sk, 0 = α¯θ + α ¯ ¯δ θ + α ¯ β¯θ = α¯ θ + (α + βδ)θ Structura circuitului de corecţie este desenată în figura următoare.

(b) Sumatorul modulo 7 de n cifre cu transport succesiv între ranguri se obţine prin interconectarea a n celule elementare de adunare într-un şir unidimensional şi unilateral, la fel ca în cazul sumatorului binar cu transport succesiv. Structura


233

celulară a sumatorului este desenată în figura următoare.

14. Fie X = xnxn-1xn-2...x1x0(7) şi Y = ynyn-1yn-2...y1y0(7) două numere întregi cu semnul codificat, scrise în baza de numeraţie 7. Fiecare cifră xk şi yk este reprezentată într-un format de 3 biţi; cifrele xn şi yn reprezintă semnele numerelor X şi respectiv Y utilizându-se convenţia 000 Y “+”, 110 Y “-”. Să se construiască un circuit logic care să efectueze operaţia Z = X + Y prin intermediul adunării. R e z o l v a r e: În orice bază de numeraţie se poate efectua adunarea numerelor cu semn utilizând codurile complementare. În baza 7, operaţia Z = X + Y se poate efectua mai avantajos în forma C7(Z) = C7(X) + C7(Y), C7 fiind codul complementar faţă de 7; cifrele semn şi cifrele care definesc modulele sunt tratate la fel. Rezultatul C7(Z) este un număr de n+1 cifre în baza 7, codificate binar, în care cifra din rangul n este semnul. Când operanzii X şi Y au semne identice este posibil să se depăşească formatul; aceste situaţii sunt detectate automat în codul C7 prin “alterarea” cifrei semn (de exemplu 001, 010, 011, 100, 101). Codul C7 are proprietatea de autocorecţie a erorilor cauzate de depăşirile de format (vezi cap.1). Operaţia de adunare a codurilor C7 se efectuează cu un sumator modulo7. Conversiile X Y C7(X) şi Y Y C7(Y) trebuie realizate explicit cu ajutorul convertoarelor de cod. Aceste convertoare au structură celulară; o celulă realizează conversia unei cifre de modul. Datorită prezenţei sumatoarelor este mai convenabil să se efectueze conversiile operanzilor în codul C6 (codul complementar faţă de 6). Relaţia dintre codurile C6 şi C7 este C7(A) = C6(A) + sgn(A)·70 unde A este un număr oarecare scris în baza 7 iar “+” reprezintă adunarea algebrică. Termenul sgn(A)·70 are valoarea 0 dacă A este pozitiv şi valoarea 1 dacă A este negativ; el trebuie aplicat la intrarea de transport a sumatorului modulo7. Când A este pozitiv C7(A) = C6(A) = A.

234


Se poate considera sgn(A) = an, 2 adică cel mai semnificativ bit al cifrei semn an. Conversia cifrei ak în codul C6 se face pe baza relaţiei C6(ak) = a ¯n, 2·ak w an, 2·(6 - ak), k < n cu ajutorul căreia se completează tabelele de adevăr următoare.

ak, 2* = a¯n, 2 ak, 2 + an, 2 a ¯k, 2 a ¯k, 1 + an, 2 a ¯k, 2 a ¯k, 0 ak, 1* = a¯n, 2 ak, 1 + ak, 1 ak, 0 + an, 2 a ¯k, 1 a ¯k, 0 ak, 0* = ak, 0 Convertorul de cod C6 realizează şi conversia inversă sau decodificarea deoarece C6[C6(ak)] = ak iar semnele numerelor A şi C6(A) sunt identice, adică an = an*. Circuitul reprezentat simplificat în figura de mai jos determină Z = X + Y prin intermediul adunării.

235


Blocurile logice notate “Convertor C6” conţin fiecare câte n celule. Dacă nu se produce depăşirea formatului atunci cifra cea mai semnificativă sn = zn generată de sumatorul modulo7 este fie 000 fie 110. În acest caz sumatorul efectuează operaţia S = C6(X) + C6(Y) + sgn(X)·sgn(Y); transportul din rangul semn, adică cout, se neglijează. Sunt posibile următoarele cazuri: 1) numerele X şi Y sunt ambele pozitive; Se obţine S = C6(X) + C6(Y) = X + Y, sn = 000 şi deci S = C6(S) = Z. 2) unul dintre numerele X şi Y este pozitiv iar celălalt este negativ; Fără a pierde din generalitate se consideră că X este pozitiv şi Y este negativ. Se obţine S = C6(X) + C6(Y) = X + C6(Y), sn = 000 sau 110. Dacă sn = 000 atunci C7(Z) = X + [C6(Y) + 1] = S + 1 = C6(S) + 1 = Z (eroare), iar dacă sn = 110 atunci C7(Z) = X + [C6(Y) + 1] = S + 1 = C6(Z) + 1 şi rezultă C6(S) = Z. 3) numerele X şi Y sunt ambele negative; Se obţine S = C6(X) + C6(Y) + 1, sn = 110. Deoarece C7(Z) = [C6(X) + 1] + [C6(Y) + 1] = S + 1 = C6(Z) + 1, rezultă S = C6(Z) iar C6(S) = Z. Eroarea menţionată anterior poate fi corectată prin înlocuirea porţii AND2 conectată la intrarea de transport a sumatorului cu un circuit care să genereze valoarea 1 logic atunci când ambele numere X, Y sunt negative dar şi când acestea au semne opuse iar X + Y > 0. Semnul numărului X + Y poate fi determinat cu ajutorul unui comparator de 3n biţi; se compară *X* şi *Y* ca şi cum acestea ar fi numere binare. O soluţie mai economică constă în utilizarea informaţiei de semn disponibilă la ieşirea sn, 2 a sumatorului. Deoarece în acest caz se creează o legătură de reacţie în circuit, la nivelul sumatorului modulo7, este necesar un semnal de control al reacţiei, la fel ca în problema 12. Schema circuitului cu reacţie controlată este desenată în figura următoare. Operaţia Z = X + Y se efectuează în două faze. În prima fază variabila logică Control reacţie se menţine la valoarea 0 până când ieşirile sumatorului modulo7 au valori stabile. În faza a doua, care este o fază de corecţie a rezultatului, se aplică Control reacţie = 1; corecţia este efectivă numai dacă X + Y > 0 iar sgn(X) … sgn(Y). Toate cifrele de la ieşirile sumatorului determinate în prima fază, cu excepţia cifrei semn sn, pot fi modificate în faza de corecţie. De exemplu, dacă X = 000 110 000 000 (+600(7)) şi Y = 110 001 000 000 (-100(7)) atunci rezultatul furnizat de sumator în prima fază este +466(7):

000 110 000 000+ 110 101 110 110 000 100 110 110

C6(X) C6(Y) S

236


În faza a doua se efectuează operaţia

000 110 000 000+ 110 101 110 110 1 000 101 000 000

C6(X) C6(Y)

S = C6(S) = Z = +500(7).

Depăşirea formatului este indicată la ieşirea Overflow prin nivelul 1 logic:

Overflow = ¯s n, 2 ¯s n, 1 ¯s n, 0 + sn, 2 sn, 1 ¯s n, 0 = sn, 2r sn, 1 + sn, 0.

15. Să se construiască un ALU de 4 biţi, reprezentat ca bloc funcţional în ¯ wY şi figura de mai jos, care să efectueze operaţiile logice XY¯, Xr Y, XY, X ¯ + XY, X + Y¯ +1. Să se expandeze acest operaţiile aritmetice X + Y + c0, XY¯ - 1, X ALU la 16 biţi.


237

Modul de operare, aritmetic sau logic, se fixează cu ajutorul variabilei de intrare M iar selecţia operaţiilor se realizează prin intermediul variabilelor Sel1 şi Sel0. Intrarea c0 reprezintă transportul de intrare iar G, P sunt funcţiile de generare şi de propagare a transportului. R e z o l v a r e: ALU are la bază sumatorul de 4 biţi cu transport anticipat reprezentat în figura următoare. Acest circuit efectuează operaţia aritmetică A + B + cin, rezultatul fiind funcţiile de generare şi propagare a transportului G, P şi suma S = s3s2s1s0 (A = a3a2a1a0, B = b3b2b1b0).

Mai multe detalii structurale ale unităţii aritmetice-logice pot fi determinate cu ajutorul tabelei de funcţionare de mai jos.

În modul aritmetic toate cele 4 operaţii sunt efectuate de către sumatorul binar; mai sunt necesare blocuri logice care să determine operanzii A, B şi transportul cin. Selectarea operanzilor şi a transportului se realizează cu ajutorul multiplexoarelor. Operaţia aritmetică F = XY¯ - 1 (scădere) este echivalentă cu operaţia F = XY¯ + 1111 (adunare):

238


F = XY¯ - 1 = XY¯ - 1 + 24 = XY¯ + 1111. Fie cout o variabilă logică a cărei semnificaţie este împrumut de ieşire în cazul operaţiei XY¯ - 1 şi transport de ieşire în cazul operaţiei XY¯ + 1111. Comparaţia dintre aceste două operaţii se poate realiza cu ajutorul tabelelor de mai jos.

XY¯

F = XY¯ - 1

cout

XY¯

F = XY¯ + 1111

cout

0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111

1111 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110

1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111

1111 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110

0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

Variabila cout poate fi determinată cu ajutorul expresiei logice cout = G + P·cin, unde G şi P sunt funcţiile de generare şi respectiv de propagare a transportului implementate la nivelul sumatorului. În cazul Sel1Sel0 = 01 trebuie făcută “corecţia” cout = G + P·cin ; această corecţie nu implică modificarea funcţiilor G, P şi se realizează efectiv numai atunci când ALU este prevăzut cu o ieşire de transport. În figura următoare este desenată simplificat structura unităţii aritmetice-logice de 4 biţi. Blocurile logice notate MUXA, MUXB, MUXL conţin fiecare câte 4 multiplexoare de 4 căi iar blocul MUXF conţine 4 multiplexoare de 2 căi; multiplexoarelor din fiecare bloc li se atribuie ranguri de la 0 la 3. Fiecare simbol de inversor sau de poartă AND reprezintă un bloc compus din 4 astfel de componente; de exemplu, poarta AND marcată cu cifra 2 este un circuit care efectuează operaţia XY = x3y3 x2y2 x1y1 x0y0 iar aceşti 4 biţi rezultat se aplică la intrările multiplexoarelor marcate cu cifra 2 în grupurile MUXB şi MUXL


239

după o corespondenţă biunivocă determinată de ranguri. Logica necesară pentru efectuarea operaţiei Xr Y se află în structura sumatorului de 4 biţi; când Sel1Sel0 = 00 la intrările sumatorului se aplică A = X şi B = Y.

Schema de expandare la 16 biţi a acestui ALU de 4 biţi este desenată în figura de mai jos.

240


3.11 Probleme propuse spre rezolvare 1. Să se sintetizeze convertoarele de cod: a) Gray-Binar, de 4 biţi; b) C2Binar cu semn codificat, de 4 biţi; c) BCD(2 digiţi)-Binar. 2. Utilizând porţi logice şi un singur decodificator 1-din-10 cu ieşiri ¯ + d)(b active pe nivelul 1, să se implementeze funcţiile logice f(a,b,c,d) = bc(a + c + d) şi g(a,b,c,d) = (c + ar br d)(b + c¯ + d).

3. Să se construiască un decodificator 1-din-16 cu ieşiri active pe nivelul logic 0 utilizând decodificatoare 1-din-4 cu ieşiri active pe 0.

4. Să se deseneze o schemă de expandare a demultiplexorului cu intrare de autorizare, de la 4 căi la 16 căi.

5. Să se implementeze sistemul de funcţii f, g, h, k, j definit mai jos, utilizând un DEMUX de 16 căi şi porţi logice. Funcţiile sistemului depind de variabilele logice a, b, c, d şi e.

6. Să se deseneze o schemă de afişare cu 4 celule de tip 7 segmente (LED) în care să fie utilizat un singur decodificator BCD-7 segmente pentru comanda tuturor celulelor de afişare. Observaţie: Sunt două tipuri de celule de afişare cu 7 segmente LED: celule de


241

tip AC (anod comun) şi celule de tip CC (catod comun). Celulele AC (CC) sunt comandate de către decodificatoare cu ieşiri active pe nivelul logic 0 (1). Celulele AC (CC) au un pin numit anod comun (catod comun) care trebuie conectat la borna “+” (“-”) a sursei de alimentare pentru ca segmentele activate să emită lumină; altfel, dacă acest pin este lăsat în gol sau nu este conectat la borna corespunzătoare a sursei de alimentare, nici un segment nu emite lumină.

7. Să se sintetizeze circuitul de rotire sau de permutare circulară definit în figura următoare.

8. Să se sintetizeze o celulă de comparare de 2 biţi, care să compare numerele binare A = a1a0, B = b1b0 şi să furnizeze unul dintre rezultatele “mai mic” sau “mai mare sau egal”. Utilizând această celulă să se construiască un comparator de 2n biţi, ca cel reprezentat în figura de mai jos.

9. Utilizând scăzătoare binare şi porţi logice, să se construiască un scăzător BCD de 1 digit. 10. a) Să se sintetizeze o celulă elementară de adunare modulo 12 şi să se construiască sumatoare mod12 de n cifre cu transport succesiv, cu transport în

242


salt şi cu transport selectat. b) Să se completeze schema unui sumator modulo 12 cu convertoare de cod adecvate pentru a efectua atât operaţii de adunare cât şi operaţii de scădere modulo 12.

11. Să se construiască un ALU de 4 biţi, reprezentat ca bloc funcţional în ¯ ·Y¯, Xr Y, X·Y, XwY şi figura de mai jos, care să efectueze operaţiile logice X ¯ + XY + c¯0, X ¯ + Y +1. Să se expandeze operaţiile aritmetice X + Y + c0, XY¯ - 2, X acest ALU la 16 biţi.

12. Să se descrie prin tabele de adevăr şi să se sintetizeze cu porţi logice multiplicatorul de 2 biţi reprezentat în figura următoare. Utilizând celule de multiplicare de acest fel şi sumatoare binare, să se construiască o arhitectură de multiplicator de 8 biţi.

243


Cap.4 FAMILII DE CIRCUITE INTEGRATE DIGITALE

Circuitele integrate digitale, indiferent de complexitatea lor, sunt alcătuite din elemente de circuit sau componente elementare numite porţi logice. O poartă logică “ideală” are proprietăţile următoare: 1) se alimentează de la o singură sursă de tensiune (+V) de la care consumă o putere foarte mică (ideal zero); 2) cele două nivele logice de la ieşire au valorile LOW = 0 şi HIGH = +V; 3) impedanţa de ieşire este suficient de mică astfel încât curentul absorbit sau furnizat în exterior de ieşirea porţii să aibă valori mari, fără ca nivelele logice de ieşire să se modifice; 4) tranziţiile HYL şi LYH ale ieşirii sunt determinate sau cauzate de “trecerile” prin valoarea +V/2 ale tensiunilor de intrare; Caracteristica de transfer în tensiune a unei porţi logice neinversoare ideale este desenată în fig.4.1.

Figura 4.1 Tensiunile de intrare cu valori mai mici decât +V/2 corespund nivelului logic de intrare L iar cele cu valori mai mari decât +V/2 corespund nivelului logic de intrare H. 5) tranziţia tensiunii de ieşire între valorile 0 şi +V se face instantaneu şi aproape simultan cu tranziţia tensiunii de intrare care a generat-o (timpii de tranziţie tr, tf şi timpul de propagare tp definiţi în cap.2 au valoarea 0); 6) nu există nici o restricţie asupra numărului de intrări; 7) impedanţele de intrare au valori foarte mari (ideal infinit), ceea ce înseamnă

244

Cap.4 Familii de circuite integrate digitale

că valorile curenţilor de intrare sunt neglijabile. În general, ieşirea unei porţi logice constituie o sursă de semnal pentru intrările altor porţi logice, aşa cum se arată în fig.4.2. Această sursă de semnal (poarta 1) poate fi “perturbată” de către surse de semnale parazite, exterioare sau interioare circuitului, numite surse de zgomot.

Fig.4.2 Surse de zgomot în circuitele digitale Tensiunea electrică din nodul perturbat este diferită de tensiunea sursei de semnal utile care comandă nodul; diferenţa dintre aceste tensiuni se numeşte zgomot. Dacă amplitudinea zgomotului este prea mare atunci este posibil să se producă erori logice la ieşirile porţilor 2 şi 3. Dacă însă amplitudinea zgomotului este mai mică decât o valoare critică, numită margine de zgomot, atunci valorile logice de la ieşirile porţilor 2 şi 3 sunt cele corecte; în acest caz porţile 2 şi 3 atenuează puternic zgomotul. În circuitele digitale nu are loc acumularea zgomotului de la un subcircuit la altul aşa cum se întâmplă în circuitele analogice. Marginea de zgomot pentru o poartă logică ideală are valoarea: NM (noise margin) = +V/2

(4.1)

Proprietăţile definite pentru o poartă logică ideală nu pot fi obţinute pentru circuitele fizice în nici una dintre tehnologiile de fabricare a circuitelor integrate. Forma generală a caracteristicii de transfer în tensiune a unei porţi logice reale este desenată în fig.4.3. Benzile LOW, HIGH de la intrare şi de la ieşire se definesc cu ajutorul punctelor A, B, C, D în care panta caracteristicii de transfer are valoarea +1 sau -1: VIL 0 [0, VILmax], VIH 0 [VIHmin, +V] VOL 0 [0, VOLmax], VOH 0 [VOHmin, +V]; VOLmax < VILmax şi VOHmin > VIHmin.

(4.2)


245

Fig.4.3 Caracteristici de transfer în tensiune ale porţilor logice reale Este de dorit ca banda de incertitudine la intrare [VILmax, VIHmin] să fie cât mai îngustă. Tensiunile de ieşire VOL şi VOH depind de toleranţele procesului de fabricare, de variaţiile temperaturii, de variaţiile tensiunii de alimentare şi de “gradul de încărcare” a porţii logice sau de fanout. Pentru o poartă reală se definesc două margini de zgomot: NML = VILmax - VOLmax , NMH = VOHmin - VIHmin

(4.3)

Aceste mărimi sunt în general diferite între ele şi mai mici decât marginea de zgomot a porţii ideale. O poartă logică reală consumă putere de la sursa de alimentare. De asemenea, tranziţiile ieşirii se fac cu viteze finite (tr, tf … 0) şi cu anumite întârzieri (tp … 0) faţă de tranziţiile de la intrări. Mărimile tr, tf, tpHL şi tpLH depind de tehnologia de fabricare, de structura interioară a porţii, de valoarea tensiunii de alimentare şi de fanout-ul porţii; pentru a obţine circuite logice cu viteze de operare cât mai mari trebuie impuse limitări de fanout pe căile de propagare critice. În toate tehnologiile de fabricare a circuitelor integrate digitale există restricţii cu privire la numărul de intrări într-o poartă logică elementară. Complexitate circuitelor digitale care pot fi realizate sau integrate pe un singur chip depinde în principal de dimensiunile fizice ale porţilor logice şi de puterea consumată de la sursa de alimentare şi disipată sub formă de căldură; cu cât puterea consumată pe poartă este mai mică şi dimensiunile componentelor sunt mai mici, cu atât densitatea de integrare poate fi mai mare. În paragrafele următoare sunt prezentate particularităţile porţilor logice şi subcircuitelor realizate în diferite tehnologii de fabricare a circuitelor integrate.

246


4.1 Circuite logice cu tranzistoare bipolare 4.1.1 Circuite RTL (resistor-transistor logic) Acestea au fost primele circuite integrate digitale comerciale, introduse pe piaţă în 1962. Denumirea lor reflectă structura compusă numai din rezistoare şi din tranzistoare bipolare. Circuitele integrate RTL fac parte din categoria circuitelor SSI (small-scale integrated); un astfel de circuit conţine până la 10 porţi NOR cu maxim 4 intrări. Structura unei porţi NOR2 este desenată în fig.4.4.

Fig.4.4 Poarta RTL NOR2 Caracteristicile electrice ale porţii RTL sunt: VIHmin = 0,8V VILmax = 0,7V VOHmin = 1,2V VOLmax = 0,2V NMLmin = 0,5V NMHmin = 0,4V fanoutmax = 5 puterea medie disipată PD = 16mW timp de propagare tp = 12ns. Avantajele circuitelor RTL sunt simplitatea structurală şi puterea disipată mică. Dezavantajele constau în marginile de zgomot mici şi diferenţa mică dintre nivelele logice de la ieşire (1V) în raport cu tensiunea de alimentare; tensiunea VOH scade cu numărul de intrări RTL conectate la ieşirea F. Observaţie: Lăsarea în gol a unei intrări RTL este echivalentă din punct de vedere logic cu aplicarea la acea intrare a unui nivel de tensiune L. 4.1.2 Circuite DTL (diode-transistor logic) Circuitele DTL au apărut pe piaţă tot în anul 1962, la scurt timp după circuitele RTL şi le-au înlocuit pe acestea din urmă în câţiva ani. Poarta logică


247

de bază din structura primelor circuite integrate DTL este poarta NAND desenată în fig.4.5. Subcircuitul format din diodele D1, D2 şi rezistorul R1 realizează funcţia logică AND; negarea logică sau inversarea este realizată de către tranzistorul Q.

Fig.4.5 Poarta DTL NAND2 Când tranzistorul Q este blocat (A = L sau B = L) se obţine la ieşirea F tensiunea VF = VOH = VCC = +4V. Această tensiune este independentă de numărul de intrări DTL conectate la ieşirea F deoarece diodele de tipul D1, D2 ale sarcinilor sunt polarizate invers; căderea de tensiune pe rezistorul R3 care se datorează curenţilor inverşi prin aceste diode este neglijabilă. Considerând VD(on) = 0,7V tensiunea pe o diodă în conducţie (sau polarizată direct) iar VBE(on) = 0,7V şi VBE(sat) = 0,8V tensiunile pe joncţiunea bază-emitor a tranzistorului corespunzătoare intrării în conducţie şi respectiv intrării în saturaţie, limita superioară a benzii LOW de la intrările porţii este: VILmax = 2VD(on) + VBE(on) - VD(on) = 1,4V. Limita inferioară a benzii HIGH de la intrările porţii este: VIHmin = 2VD(on) + VBE(sat) - VD(on) = 1,5V. Când la ambele intrări A şi B se aplică nivelul logic H, tranzistorul Q se află în saturaţie iar la ieşirea F se obţine tensiunea VF = VOL = VCE(sat) = 0,1V. Rezultă o diferenţă de 3,9V (= 4V - 0,1V) între nivelele H şi L la ieşire, mult mai mare decât în cazul porţii RTL. De asemenea, marginile de zgomot au valori mai mari: NML = VILmax - VOL = 1,4V - 0,1V = 1,3V; NMH = VOH - VIHmin = 4V - 1,5V = 2,5V. În comparaţie cu poarta RTL, proprietăţile porţii DTL se aseamănă mai mult cu

248


acelea ale porţii logice ideale. Un dezavantaj al structurii din fig.4.5 este sursa de tensiune negativă VBB. Această sursă de tensiune are însă două utilităţi: - menţine în conducţie permanentă diodele de deplasare a nivelului D3, D4 şi prin aceasta rezultă o caracteristică de transfer în tensiune mai abruptă; - reduce timpul de comutare inversă a tranzistorului Q, din saturaţie în blocare şi prin aceasta se măreşte viteza de operare a porţii. O nouă structură de poartă DTL a apărut pe piaţă în 1964 şi a devenit un standard de circuit integrat digital pentru aproape 10 ani. Schema acestei porţi logice este desenată în fig.4.6.

Fig.4.6 Poarta DTL NAND2 modificată Dioda de deplasare D4 din fig.4.5 este înlocuită în structura porţii modificate cu tranzistorul Q1. Acesta operează în regiunea activă normală (RAN) când se aplică valoarea logică H la ambele intrări A, B şi se blochează dacă se aplică o tensiune mai mică de 0,7V la cel puţin una dintre intrările A, B. În ipotezele VD(on) = 0,7V, VBE(on) = 0,7V şi VBE(sat) = 0,8V se obţin aceleaşi limite pentru benzile LOW, HIGH de intrare ca în cazul porţii DTL din fig.4.5: VILmax = VD(on) + 2VBE(on) - VD(on) = 1,4V; VIHmin = VBE(on) + VD(on) + VBE(sat) - VD(on) = 1,5V. Nivelele logice de la ieşirea porţii sunt VOH = VCC = 5V şi VOL = VCE(sat) = 0,1V iar marginile de zgomot au valorile NML = 1,3V şi NMH = 3,5V. Puterea medie disipată pe poarta DTL modificată este PD = 10mW iar timpul de propagare este tp = 30ns (viteza de operare este mai mică de 2,5 ori în comparaţie cu poarta RTL). În starea H la ieşire, ambele tipuri de porţi DTL pot să comande un număr mare de “sarcini” DTL (adică intrări DTL); limitarea fanout-ului apare în starea


249

L la ieşire, când tranzistorul Q sau Q2 aflat în saturaţie trebuie să absoarbă curentul de la sursa VCC care trece prin rezistorul R3 şi curenţii sarcinilor DTL. Un calcul aproximativ al fanout-ului porţilor DTL este prezentat în continuare. Se consideră că factorul βF de amplificare în curent al tranzistoarelor are valoarea 30. - curentul prin rezistorul R3 are valoarea IR3 = 3,9V/4KΩ = 0,975mA în cazul schemei din fig.4.5 şi valoarea IR3 = 4,9V/6KΩ = 0,816mA în cazul schemei din fig.4.6; - curentul printr-o diodă de tipul D1 sau D2 polarizată în catod cu +0,1V are valoarea ID = 3,9V/2KΩ = 1,95mA în cazul schemei din fig.4.5 şi valoarea ID = 4,9V/3,75KΩ = 1,30 mA în cazul schemei din fig.4.6; Acesta este cazul cel mai defavorabil. Dacă ambele diode D1 şi D2 ale unei porţi sunt în conducţie atunci valorile curenţilor se reduc la jumătate. - curentul injectat în baza tranzistorului Q (fig.4.5) are valoarea IB = (VCC - 2VD(on) - VBE(sat))/R1 - (VBE(sat) + *VBB*)/R2 = 0,34mA iar curentul injectat în baza tranzistorului Q2 (fig.4.6) are valoarea IB2 = IE1 - VBE(sat)/R2 = 1,54mA - 0,16mA = 1,38mA IE1 = βF[(VCC - R1IE1 - VBE(on) - VD(on) - VBE(sat))/R4] Y IE1 = 15·(2,8 - 1,75 IE1); În calculul curentului de emitor al tranzistorului Q1 s-a presupus că acesta funcţionează în RAN. Această ipoteză este adevărată deoarece VCE1 = VCC - R1IE1 - VD(on) - VBE(sat) = 0,8V > VCE(sat) = 0,1V. - valorile maxime ale curenţilor pe care pot să îi absoarbă tranzistoarele saturate Q şi Q2 din sarcinile DTL pe care le comandă sunt IQ = βFIB - IR3 = 9,225mA IQ2 = βFIB2 - IR3 = 40,584mA; - numărul maxim de sarcini DTL ale porţii din fig.4.5 este fanoutmax # IQ/ID = 9,225/1,95 = 4,7; - numărul maxim de sarcini DTL ale porţii din fig.4.6 este fanoutmax # IQ2/ID = 40,584/1,30 = 31,2. Calculele anterioare nu iau în considerare toleranţele procesului de fabricaţie (de exemplu dispersia factorului de amplificare βF) şi nici efectele încărcării porţilor asupra vitezei de operare. O valoare de catalog tipică pentru încărcarea porţii DTL din fig.4.6 este fanout = 8.

250


Observaţii: 1) Lăsarea în gol a unei intrări DTL este echivalentă din punct de vedere logic cu aplicarea la acea intrare a unui nivel de tensiune H. 2) Două sau mai multe ieşiri DTL pot fi conectate împreună, aşa cum se arată în fig.4.7. Se realizează în acest mod, prin cablare, funcţia logică WAND (wired-AND).

Fig.4.7 Realizarea funcţiei WAND cu porţi DTL 4.1.3 Circuite TTL (transistor-transistor logic) Aceste circuite sunt mai rapide decât circuitele DTL şi au apărut pe piaţă în 1965. Deosebirea esenţială dintre o poartă DTL şi una TTL este ilustrată în fig.4.8.

Figura 4.8

Diodele de intrare D1, D2 şi dioda de deplasare a nivelului D4 din structura porţii DTL sunt înlocuite în structura porţii TTL cu tranzistorul npn multiemitor Q1. Prin aceasta se obţine o reducere a ariei ocupate de etajul de intrare pe chip-ul


251

de siliciu şi se micşorează timpul de propagare a porţii. Numărul de intrări într-o poartă TTL elementară este limitat la 8. Lăsarea în gol a unei intrări TTL este echivalentă din punct de vedere logic cu aplicarea la acea intrare a unui nivel de tensiune H, la fel ca în cazul porţii DTL. Au fost şi sunt fabricate mai multe tipuri sau familii de circuite TTL. O parte dintre acestea sunt prezentate în continuare. 4.1.3.1 Familia TTL standard În fig.4.9 este desenată structura porţii NAND2 din familia de circuite TTL standard.

Fig.4.9 Poartă TTL standard NAND2 Tranzistorul Q2 înlocuieşte dioda de deplasare D3 din structura porţii DTL; acest tranzistor furnizează un curent mai mare în baza tranzistorului de ieşire Q3. Rezistorul R3 din structura porţii DTL este înlocuit cu tranzistorul Q4. Prin aceste modificări se măresc curenţii de ieşire a porţii IOL şi IOH iar capacităţile de sarcină sunt încărcate sau descărcate mai repede, ceea ce înseamnă reducerea timpilor de tranziţie tr şi tf. Caracteristica statică de transfer în tensiune a porţii NAND2 este desenată în fig.4.10. În calculele care urmează se consideră VD(on) = 0,7V, VBE(on) = 0,7V, VBE(sat) = 0,8V, VCE(sat) = 0,1V, βF = 30 şi βR = 0,1. Dacă la cel puţin o intrare a porţii se aplică o tensiune mică (de exemplu Vin = 0,1V), tranzistorul Q1 se saturează deoarece curentul de bază este de aproximativ 1mA iar curentul de colector este limitat la curentul invers al joncţiunii B-C Q2 (aproximativ 1nA). Tranzistoarele Q2 şi Q3 sunt blocate iar la ieşire se obţine tensiunea VOH = VCC - VBE4(on) - VD(on) = 3,6V.

252


Fig.4.10 Caracteristica de transfer a porţii TTL standard NAND2 Curentul printr-o sarcină conectată la ieşirea porţii, IOH , este curentul de emitor al tranzistorului Q4 şi “iese” din poartă. Tranzistorul Q2 intră în conducţie (punctul M pe caracteristica de transfer) când VB2 = 0,7V, adică atunci când Vin = VB2 - VCE1(sat) = 0,6V (Vin reprezintă tensiunea cea mai mică dintre tensiunile aplicate la intrările A, B ale porţii); curentul de bază al acestui tranzistor este furnizat de la sursa de alimentare prin joncţiunea B-C a tranzistorului Q1 saturat. Pe porţiunea MN a caracteristicii de transfer Q1 este saturat, Q2 şi Q4 sunt în conducţie iar Q3 este blocat. Punctul N corespunde intrării în conducţie a tranzistorului Q3; cea mai mică tensiune de intrare care determină acest lucru este Vin = VBE3(on) + VBE2(on) - VCE1(sat) = 1,3V. În punctul N curentul prin Q2 are valoarea IE2 = VBE3(on)/R2 = 0,7mA; tranzistorul Q2 operează în RAN deoarece VCE2 = VCC - (R2 + R3)·0,7mA = 3,18V > 0,1V. Tensiunea de ieşire corespunzătoare punctului N are valoarea Vout = VCC - R3·0,7mA - VBE4(on) - VD(on) = 2,48V –2,5V. Creşterea tensiunii de intrare cu numai 0,2V peste nivelul 1,3V determină saturarea tranzistoarelor Q2, Q3 şi blocarea tranzistorului Q4 (punctul P pe caracteristica de transfer): Vin = VBE3(sat) + VBE2(sat) - VCE1(sat) = 1,5V, Vout = VCE3(sat) = 0,1V. Curentul printr-o sarcină conectată la ieşirea porţii, IOL , este curentul de colector al tranzistorului Q3 şi “intră” în poartă. Tranzistorul Q4 este blocat deoarece VB4 = VBE3(sat) + VCE2(sat) = 0,9V este o tensiune insuficientă pentru a pune în conducţie joncţiunea B-E4 şi dioda D conectate în serie. Până la valoarea 1,5V a tensiunii Vin tranzistorul Q1 este saturat iar curentul de


253

intrare al porţii “iese” din emitorul acestuia. În intervalul 1,5V < Vin < 2,3V, Q1 operează în regim saturat invers datorită limitării tensiunii pe bază: VB1 = VBC1(on) + VBE2(sat) + VBE3(sat) = 0,7V + 0,8V + 0,8V = 2,3V. Ambele joncţiuni ale tranzistorului Q1 sunt polarizate direct, ca în regimul saturat, însă curentul de intrare al porţii “intră” în emitorul lui Q1. Peste valoarea 2,3V a tensiunii Vin , Q1 operează în regim activ invers, având joncţiunea B-E polarizată invers şi joncţiunea B-C polarizată direct. În regimul static de funcţionare a porţii, tranzistoarele Q3 şi Q4 din etajul de ieşire nu se pot afla simultan în conducţie; în regim dinamic însă, pe durata tranziţiei LYH la ieşire, există posibilitatea ca tranzistorul Q4 să intre în conducţie înainte ca tranzistorul Q3 să se blocheze. În această situaţie, limitarea la valori de siguranţă a impulsului de curent absorbit de la sursa de alimentare prin Q3-Q4 se realizează de către rezistorul R4. În fig.4.10 sunt definite benzile LOW şi HIGH de intrare şi de ieşire pentru o poartă TTL standard: VIL 0 [0; 0,8V], VIH 0 [2V; 5V]; VOL 0 [0; 0,4V], VOH 0 [2,4V; 3,6V]. În conformitate cu relaţia 4.3 de definiţie a marginilor de zgomot, se obţin valorile: NML = VILmax - VOLmax = 0,8V - 0,4V = 0,4V; NMH = VOHmin - VIHmin = 2,4V - 2V = 0,4V. Curenţii de intrare într-o poartă TTL standard, considerând că un singur emitor al tranzistorului Q1 este comandat iar ceilalţi (dacă există) sunt lăsaţi în gol, au valorile: IILmax = (VCC - VBE1(sat))/R1 = 4,2V/4kΩ = 1,05mA – 1mA; IIHmax = βRIB1 = βR(VCC - 2,3V)/R1 = 0,27V/4kΩ – 67µA. Dacă n emitori ale aceluiaşi tranzistor Q1 sunt conectaţi simultan la nivelul logic L sau H (ceilalţi, dacă mai există, sunt lăsaţi în gol) atunci curenţii prin fiecare emitor au valorile IIL = 1mA/n şi respectiv IIH = 67µA/n. Curenţii de ieşire ai unei porţi TTL standard se calculează astfel: IOLmax # βFIB3 = βF(IE2 - VBE3(sat)/R2) = 30·(3,3mA - 0,8mA) = 75mA; IE2 = IIHmax·(1+1/βR) + (VCC - VCE2(sat) - VBE3(sat))/R3 = 0,73mA + 2,56mA = 3,3mA IOHmax = (VCC - VBE4(sat) - VD(on) - VOHmin)/R3 + + (VCC - VCE4(sat) - VD(on) - VOHmin)/R4 = 1,1V/1,6kΩ + 1,8V/130Ω = 14,5mA.

254


Încărcarea maximă a unei ieşiri TTL standard, din punct de vedere static, este: fanoutmax = min{IOLmax/IILmax , IOHmax/IIHmax} = min{75, 216} = 75. Observaţii: 1) Valorile curenţilor calculaţi mai sus şi implicit fanout-ul depind de toleranţele procesului de fabricaţie. Valorile de catalog tipice sunt: IILmax = 1,6mA; IIHmax = 40µA; IOLmin = 16mA; IOHmin = 0,4mA; fanout = 10. 2) Scurtcircuitarea accidentală a unei ieşiri TTL cu nivelul logic L la borna “+” a sursei de alimentare distruge de obicei circuitul (curentul de scurtcircuit este direct proporţional cu factorul βF şi are de obicei valori mai mari de 75mA). Rezistorul R4 asigură protecţia la scurtcircuitul dintre ieşirea porţii (când aceasta are nivelul logic H) şi borna “-” a sursei de alimentare (masă): ISC- = IE4 = (VCC - VBE4(sat) - VD(on))/R3 + (VCC - VCE4(sat) - VD(on))/R4 = = 3,5V/1,6kΩ + 4,2V/130Ω = 2,18mA + 32,3mA – 34,5mA. Valoarea medie a curentului absorbit de la sursa de alimentare de o poartă TTL standard este 2mA; în starea H la ieşire curentul de alimentare este IR1 – 1mA iar în starea L la ieşire curentul de alimentare este IE2 – 3mA. Rezultă că puterea medie disipată pe poartă este PD = 2mA·5V = 10mW, egală cu puterea disipată pe o poartă DTL. Timpul de propagare tipic al unei porţi TTL standard (tp = 10ns) este însă de 3 ori mai mic decât al unei porţi DTL; produsul “putere disipată × viteză de operare” sau raportul PD/tp este o mărime cu ajutorul căreia se compară performanţele dintre diferite familii de circuite integrate digitale. Creşterea de viteză a porţii TTL se datorează în principal tranzistorului Q1, care determină micşorarea timpului de propagare tpLH. Tranziţia LYH de la ieşire este declanşată de o tranziţie HYL la cel puţin una dintre intrările porţii. Înainte de această tranziţie toate intrările porţii au nivelul H, tranzistorul Q1 operează în regim activ invers iar tranzistoarele Q2 şi Q3 sunt saturate. Tranziţia HYL de la intrare determină VCE1 –1,5V şi trecerea tranzistorului Q1 în regim activ normal; sarcina electrică stocată în baza tranzistorului Q2 “alimentează” curentul prin Q1 care, imediat după tranziţia de la intrare, are o valoare mare (IC1 = βFIB1 – 30mA). Curentul IC1 “consumă” rapid sarcinile electrice stocate, astfel că Q2 se blochează într-un timp mult mai scurt; după aceasta tranzistorul Q1 intră în saturaţie. Sarcina stocată în baza tranzistorului Q3 scade ca urmare a blocării lui Q2 şi se elimină prin rezistorul R2; Q3 se blochează mai târziu faţă de Q2 însă blocarea lui Q2 determină intrarea în conducţie a tranzistorului Q4 şi declanşarea mai devreme a tranziţiei tensiunii de la ieşirea porţii. Din momentul blocării tranzistorului Q2 şi până în momentul blocării lui Q3 ambele tranzistoare ale etajului de ieşire se află în conducţie.

255


Diodele DA şi DB conectate la intrările porţii TTL sunt polarizate invers în regim static şi nu au nici o influenţă asupra funcţionării prezentate anterior. În regim dinamic însă, tranziţiile rapide ale surselor de semnal care comandă intrările porţii pot să producă oscilaţii de înaltă frecvenţă pe conexiunile A, B. Datorită acestor oscilaţii, tensiunile de la intrările porţii depăşesc plaja de alimentare. O tensiune de intrare mai mare de +5V determină polarizarea inversă a joncţiunii B-E Q1; rezistorul R1 protejează circuitul în această situaţie, limitând curentul prin joncţiune. Tensiunile de intrare negative sunt limitate la valoarea -0,7V de către diodele DA, DB. În absenţa acestor diode, când tranzistorul Q1 este saturat, tensiunea de colector VC1 “urmăreşte” tensiunea negativă de intrare VC1 = Vin + 0,1V iar dioda de izolare colector-substrat se poate polariza direct (vezi fig.4.11); în acest caz este posibilă fie distrugerea circuitului, fie o funcţionare defectuoasă ca urmare a producerii unor implsuri nedorite de tensiune în diferite noduri ale circuitului.

Figura 4.11 În fig.4.12 este desenată structura porţii AND2 din familia TTL standard; performanţele acestei porţi, PD = 18mW şi tp = 15ns, sunt inferioare performanţelor porţii NAND. Utilizarea porţilor AND în anumite subcircuite logice este mai avantajoasă decât utilizarea porţilor NAND. De exemplu, implementarea funcţiei f(a,b,c) = abc utilizând o singură poartă elementară AND3 este de preferat în locul circuitului echivalent, compus dintr-o poartă NAND3 şi un inversor; ansamblul NAND3-inversor disipă o putere mai mare (PDtotală = 20mW), are o viteză de operare mai mică (Tp = 20ns) şi ocupă arie mai mare pe chip decât o poartă AND3. Funcţionarea porţii logice elementare AND este foarte asemănătoare cu aceea

256


prezentată pentru poarta NAND. Structura porţii AND conţine în plus faţă de poarta NAND un etaj inversor, realizat cu tranzistoarele Q5, Q6 şi dioda de deplasare a nivelului D2.

Fig.4.12 Poartă TTL standard AND2 În fig.4.13 este desenată structura porţii NOR2 din familia TTL standard; performanţele acestei porţi sunt aproape identice cu cele ale porţii NAND.

Fig.4.13 Poartă TTL standard NOR2 Operaţia logică OR este realizată la nivelul tranzistoarelor Q2 conectate în paralel; dacă Q2A sau Q2B este saturat, adică dacă A = H sau B = H, atunci şi tranzistorul Q3 este saturat iar la ieşirea F se obţine nivelul logic L. Poarta elementară OR se poate obţine, ca şi în cazul porţii elementare AND,

257


prin introducerea în structura porţii NOR a unor etaje inversoare ca cel din fig.4.12. Structurile porţilor NAND şi NOR pot fi “combinate”, obţinându-se subcircuite de tipul AOI (AND-OR-INVERT). Un exemplu este reprezentat în fig.4.14.

Fig.4.14 Subcircuit AOI La nivel de poartă logică circuitul cu costul minim (sau complexitatea cea mai mică) care implementează funcţia F = acd + be, realizată de către subcircuitul AOI de mai sus, are structura desenată în figura următoare.

Figura 4.15 Dacă se înlocuiesc porţile 1, 2, 3 din fig.4.15 cu structurile TTL corespunzătoare (AND3, AND2 şi respectiv NOR2), se obţine un circuit logic “la nivel de tranzistor” echivalent din punct de vedere funcţional cu subcircuitul AOI din fig.4.14 dar cu performanţe mai reduse: puterea medie disipată şi aria ocupată pe chip sunt de aproximativ 3 ori mai mari iar viteza de operare este de aproximativ 2 ori mai mică. Metodele de minimizare a funcţiilor logice prezentate în cap.2 se aplică într-o etapă de proiectare în care se caută reprezentări optime la nivel de poartă logică

258


a circuitelor, reprezentări care sunt independente de tehnologia de fabricare. În următoarea etapă de proiectare, reprezentările la nivel logic sunt transformate în reprezentări la nivel de tranzistor; acestea din urmă sunt mai detaliate din punct de vedere structural şi sunt dependente de tehnologia de fabricare. Transformările de la nivel logic la nivel de tranzistor, sau mapările pe tehnologie, includ metode de optimizare (minimizare) specifice; subcircuitele AOI sunt un exemplu în acest sens. Etajul de ieşire TTL standard nu este conceput pentru realizarea funcţiei WAND. Funcţia cablată AND poate fi realizată cu circuite TTL “cu colector în gol”. Structura unei porţi NAND din această familie de circuite TTL este reprezentată în fig.4.16.

Fig.4.16 Poartă TTL cu colector în gol Această poartă logică se obţine prin eliminarea tranzistorului Q4 din structura porţii NAND2 standard reprezentată în fig.4.9. Rezistorul exterior Rext asigură nivelul H la ieşire. Dimensionarea acestuia depinde de numărul de ieşiri TTL cu colector în gol care sunt conectate împreună şi de numărul de intrări TTL care constituie sarcina nodului WAND. O schemă generală de cablare este desenată în fig.4.17; cele m porţi TTL cu colector în gol pot fi de orice tip (AND, NAND, NOR), nu neapărat identice. Când F = L, în cazul cel mai defavorabil, ieşirea unei singure porţi (tranzistorul Q3) trebuie să absoarbă curentul prin rezistorul Rext şi curenţii sarcinilor TTL: (VCC - VOLmax)/Rext + nIILmax < Imax

(4.4)

Valoarea Imax nu trebuie să depăşească curentul maxim is printr-un tranzistor de tip Q3.


259

Fig.4.17 Realizarea funcţiei WAND cu porţi TTL cu colector în gol

Când F = H, căderea de tensiune pe rezistorul Rext datorată curenţilor absorbiţi de la sursa de alimentare de cele n sarcini TTL nu trebuie să “altereze” nivelul H şi nici marginea de zgomot NMH: VCC - nIIHmaxRext > VOHmin

(4.5)

(S-au neglijat curenţii reziduali ai tranzistoarelor Q3 cu colectorul în gol). Din relaţiile 4.4 şi 4.5 se obţine gama de valori ise ale rezistenţei Rext: (VCC - VOLmax)/(Imax - nIILmax) < Rext < (VCC - VOHmin)/nIIHmax

(4.6)

Considerând Imax = 25mA şi n = 10 rezultă 4,6V/9mA < Rext < 2,6V/0,4mA Y Rext 0 (511Ω; 6,5kΩ). Timpul de propagare tpLH şi timpul de tranziţie tr depind de Rext şi au valori mari în comparaţie cu porţile standard. O altă categorie de circuite TTL care au etajul de ieşire modificat faţă de cel standard este TTL “cu trei stări”. Cele trei stări sunt L, H şi starea de înaltă impedanţă Z4. Un circuit cu trei stări este la un moment dat fie “activ”, fie “blocat”. În modul activ circuitul are o caracteristică statică de transfer în tensiune identică cu a unei porţii standard, stările sau nivelele logice la ieşire fiind L şi H. În modul blocat ieşirea circuitului se află în starea Z4. Activarea sau blocarea se realizează cu ajutorul unei intrări de control sau de autorizare. Mai multe ieşiri din circuite cu trei stări pot fi conectate împreună cu condiţia ca în orice moment, cel mult un singur circuit să fie activ. În nodul în care sunt

260


conectate ieşiri de circuite cu trei stări nu se obţine funcţia WAND ci se creează posibilitatea ca acel nod să fie comandat de mai multe surse de semnal. Această caracteristică este specifică sistemelor digitale cu arhitecturi orientate pe bus-uri sau magistrale. Structura unei porţi TTL cu trei stări este desenată în fig.4.18. Poarta este activă (F = AB) când intrarea “Control” este pusă la nivelul H. Dacă Control = L atunci tranzistorul Q1 se saturează iar Q2, Q3, Q4 se blochează şi F = Z4.

Fig.4.18 Poartă NAND2 cu trei stări Curenţii IIH A, IIH B şi IIH Control au aceeaşi valoare însă IIL Control (– 3,6mA) este de aproape 4 ori mai mare decât IIL A, IIL B; intrarea Control are fanin = 4, adică este echivalentă cu 4 sarcini(intrări) TTL standard. 4.1.3.2 Familiile TTL-S şi TTL-LS Aceste circuite logice au apărut pe piaţă în 1970 şi respectiv în 1975. Denumirile S şi LS au semnificaţiile Schottky şi respectiv Low-power Schottky. Tranzistoarele din structurile acestor circuite, numite tranzistoare Schottky, au încorporate e metal(aluminiu sau platină)-semiconductor în regiunea colector-bază. Un astfel de redresor, numit diodă Schottky, limitează tensiunea directă pe joncţiunea B-C la 0,4V(aluminiu) sau 0,5V(platină) şi împiedică intrarea în saturaţie a tranzistorului; timpul de comutare al unui tranzistor din conducţie(RAN) în blocare este mai mic decât timpul de comutare din saturaţie în blocare. Integrarea diodei Schottky în structura unui tranzistor bipolar este o operaţie simplă din punct de vedere tehnologic şi constă în extinderea ului metalic de bază în regiunea colectorului, aşa cum se arată simplificat în fig.4.19.

261


Fig.4.19 Structura şi simbolul tranzistorului Schottky Performanţele circuitelor TTL-S şi TTL-LS sunt prezentate în tabelul următor. Parametru

TTL standard

VILmax /VIHmin VOLmax /VOHmin IILmax /IIHmax IOLmin /IOHmin tp (tipic) PD (tipic)

0,8V/2,0V 0,4V/2,4V -1,6mA/40µA 16mA/-0,4mA 10 ns 10 mW

TTL-S 0,8V/2,0V 0,5V/2,7V -2,0mA/50µA 20mA/-1,0mA 3 ns 20 mW

TTL-LS 0,8V/2,0V 0,5V/2,7V -0,4mA/20µA 20mA/-1,0mA 10 ns 2 mW

Structura porţii NAND2 din familia TTL-S este desenată în fig.4.20. În afară de tranzistoarele Schottky, această schemă conţine şi alte îmbunătăţiri faţă

Fig.4.20 Poarta TTL-S NAND2

262


de poarta TTL standard NAND2. Dioda D din structura porţii standard este înlocuită cu tranzistorul Q5; tranzistorul compus Q4-Q5 furnizează un curent IOH mai mare şi se reduce durata tranziţiei LYH la ieşire (tr). Tranzistorul Q4 nu este înlocuit cu unul de tip Schottky deoarece nu operează niciodată în saturaţie: VCE4 = VBE4 + VCE5 > VCE(sat). Tranzistorul Q6 înlocuieşte rezistorul R2 din structura porţii standard; datorită acestei modificări tranzistorul Q2 intră în conducţie (la creşterea tensiunii de intrare Vin) simultan cu tranzistoarele Q3 şi Q6, astfel că în caracteristica statică de transfer în tensiune punctele M, N şi P (vezi fig.4.10) devin coliniare. Cea mai mare parte din curentul tranzistorului Q2 intră în baza tranzistorului Q3; raportul IB3/IB6 este determinat de grupul de rezistoare R2-R6. Q6 determină blocarea mai rapidă a tranzistorului Q3, la fel cum Q1 acţionează asupra tranzistorului Q2, iar timpul de propagare tpLH se reduce în comparaţie cu o poartă TTL standard. Pe un chip cu puterea disipată limitată la 500 mW se pot integra maxim 25 de porţi TTL-S; un astfel de circuit face parte din categoria circuitelor integrate pe scară mică (SSI). Numărul de porţi TTL-LS care se pot integra pe acelaşi chip este 250; un astfel de circuit face parte din categoria MSI (mediumscale integrated). Structura porţii NAND2 din familia TTL-LS este desenată în fig.4.21.

Fig.4.21 Poarta TTL-LS NAND2 Revenirea la etajul de intrare AND cu diode (în locul tranzistorului multiemitor Q1) se justifică după cum urmează. Pe de o parte, tranzistorul Q2 de tip Schottky nu se saturează şi nu este deci necesară utilizarea unui tranzistor pentru extragerea sarcinii stocate în baza acestuia. Pe de altă parte, în cei 10 ani care


263

au trecut de la apariţia primelor circuite TTL până la lansarea pe piaţă a circuitelor TTL-LS, tehnologia de fabricare a circuitelor integrate a înregistrat progrese semnificative iar dimensiunile interne minime ise au scăzut de la 12µm la 6µm; ca rezultat, aria ocupată de către diodele de intrare în poarta TTL-LS s-a redus la aproximativ 1/3 din aria tranzistorului multiemitor de la intrarea porţii TTL standard şi implicit s-au redus capacităţile parazite. O caracteristică statică de transfer în tensiune tipică pentru o poartă TTL-LS este desenată în fig.4.22.

Fig.4.22 Caracteristica de transfer a porţii TTL-LS NAND2 Punctul M de pe caracteristica de transfer corespunde intrării în conducţie a tranzistoarelor Q2, Q3 (şi Q6). Acest lucru are loc când tensiunea la intrare atinge valoarea: Vin = VBE2(on) + VBE3(on) - VD1,2(on) = 0,7V + 0,7V - 0,5V = 0,9V. Dacă la ieşirea porţii nu este conectată nici o sarcină atunci curentul prin rezistorul R5 este nul şi se obţine: Vout = VCC - VBE5(on) = 5V - 0,7V = 4,3V. Punctul P de pe caracteristica de transfer corespunde conducţiei puternice a tranzistorului Q3, când tensiunea pe joncţiunea B-E atinge valoarea VBE(sat) = 0,8V; în lipsa diodei de limitare Schottky din regiunea B-C acest tranzistor s-ar afla în saturaţie. Tensiunea la ieşire are valoarea: VOL = VBE3(sat) - VBC3(on) = 0,8V - 0,5V = 0,3V. Tensiunea de intrare corespunzătoare punctului P este: Vin = VBE2(sat) + VBE3(sat) - VD1,2(on) = 0,8V + 0,8V - 0,5V = 1,1V.

264


Etajul de ieşire TTL-LS este uşor diferit faţă de cel al porţii TTL-S. Blocarea tranzistorului Q4 este “accelerată” prin includerea diodei D3 în structura porţii iar prin aceasta se micşorează timpul de propagare tpHL. Durata tranziţiei HYL a tensiunii de ieşire (tf) se reduce cu ajutorul diodei D4. Curenţii diodelor D3 şi D4 sunt “absorbiţi” de tranzistorul Q2 şi devin o componentă a curentului care este injectat în baza lui Q3; astfel, curenţii prin D3 şi D4 “grăbesc” intrarea în conducţie a tranzistorului Q3. Prin eliminarea tranzistoarelor Q4 şi Q5 din etajele de ieşire ale porţilor TTL-S şi TTL-LS se obţin circuite cu ieşiri de tip “colector în gol”, utile pentru realizarea funcţiei cablate AND. De asemenea, se pot obţine şi circuite cu trei stări; structura unei porţi TTL-LS cu trei stări este desenată în fig.4.23.

Fig.4.23 Poarta TTL-LS NAND2 cu trei stări Poarta este activă, adică F = AB, când se aplică nivelul logic H la intrarea Control. Aplicarea nivelului L la intrarea Control determină blocarea tuturor tranzistoarelor, situaţie în care ieşirea porţii trece în starea de înaltă impedanţă (F = Z4). Subcircuitele de tip AOI TTL-S şi AOI TTL-LS se construiesc după principiul ilustrat în fig.4.14 pentru familia TTL standard; operaţia AND este realizată de către etajul de intrare (tranzistorul multiemitor Q1 în fig.4.20 sau diodele D1, D2 în fig.4.21), operaţia OR este realizată prin conectarea în paralel a tranzistoarelor de tip Q2 iar negarea logică este realizată de către etajul de ieşire în “contratimp” Q3-Q4. Circuitele TTL-S şi TTL-LS au început să fie înlocuite începând cu anul 1980 de către variantele mai perfecţionate TTL-AS (Advanced Schottky) sau

265


TTL-F (Fast) şi respectiv TTL-ALS (Advanced Low-power Schottky); de la această dată circuitele TTL standard nu au mai fost utilizate în proiectarea noilor echipamente şi sisteme digitale. 4.1.3.3 Familiile TTL-AS, TTL-F şi TTL-ALS Performanţele acestor familii de circuite TTL (la temperatura mediului ambiant egală cu 25EC) sunt prezentate în tabelul următor. Parametru VILmax /VIHmin VOLmax /VOHmin IILmax /IIHmax IOLmin /IOHmin tp (tipic) PD (tipic)

TTL-AS 0,8V/2,0V 0,5V/2,7V -2,0mA/0,2mA 20mA/-2,0mA 1,5 ns 20 mW

TTL-F 0,8V/2,0V 0,5V/2,7V -0,6mA/20µA 20mA/-1,0mA 2,5 ns 4 mW

TTL-ALS 0,8V/2,0V 0,5V/2,7V -0,2mA/20µA 4,0mA/-0,4mA 4 ns 1 mW

Dependenţa timpului de propagare tp de capacitatea CL a sarcinii conectate la ieşirea porţii este reprezentată în fig.4.24.

Figura 4.24 Structura porţii NAND2 din familia TTL-AS este desenată în fig.4.25. Deosebirile faţă de poarta TTL-S din fig.4.20 sunt următoarele: - etajul de intrare AND este realizat cu diodele D1, D2 în locul tranzistorului multiemitor Q1; - s-a eliminat rezistorul R4 din etajul de ieşire pentru mărirea curentului IOH iar valorile rezistenţelor R1 şi R6 sunt uşor modificate;

266


Fig.4.25 Poarta TTL-AS NAND2 - s-a introdus dioda D3 pentru reducerea timpului de propagare tpHL şi a duratei tranziţiei HYL la ieşire tf. Structura porţii NAND2 din familia TTL-F, desenată în fig.4.26, este asemănătoare cu structura porţii TTL-LS (fig.4.21). Rezistorul R1 din schema porţii LS este înlocuit cu tranzistorul Q7; acesta determină intrarea mai rapidă în conducţie a tranzistorului Q2, atunci când au loc tranziţii LYH la intrările A, B şi reducerea timpului de propagare tpHL. Grupul Q8, D7, D8, D9 determină blocarea mai rapidă a tranzistorului Q3 când ieşirea F trece din L în H şi implicit

Fig.4.26 Poarta TTL-F NAND2


267

reducerea timpului de propagare tpLH. Dioda D10 “amortizează” oscilaţiile de pe conexiunea F, determinate de tranziţiile rapide ale tensiunii de la ieşirea porţii. Structura porţii NAND2 din familia TTL-ALS este desenată în fig.4.27. Tranzistoarele pnp QA, QB înlocuiesc diodele D5, D6 din schema anterioară şi reduc curentul IIL.

Fig.4.27 Poarta TTL-ALS NAND2 Fabricarea circuitelor TTL-AS, F şi ALS a beneficiat de noile progrese tehnologice şi anume de reducerea dimensiunilor interne minime de la 6µm la 3µm şi de implantarea ionică. 4.1.4 Circuite ECL (emitter-coupled logic) Aceste circuite au apărut pe piaţă în 1964 şi s-au dezvoltat în paralel cu circuitele TTL. Toate circuitele ECL au la bază comutatorul de curent realizat cu o pereche de tranzistoare “cuplate în emitor” după cum se arată în fig.4.28. Valorile rezistenţelor R1, R2 şi a sursei de curent constant IEE pot fi alese astfel încât tranzistoarele Q1, Q2 să nu se satureze; aceasta este una dintre justificările timpilor mici de propagare ai porţilor ECL (tp < 1ns). Dacă tensiunea de intrare este egală cu tensiunea de referinţă, Vin = Vref, atunci tranzistoarele Q1, Q2 operează în RAN şi IE1 = IE2 = IEE/2. Considerând βF – 100, rezultă IC1 = IC2 – IEE/2 iar tensiunile de la ieşirile circuitului au valorile Vout1 = - R1IEE/2 şi respectiv Vout2 = - R2IEE/2. Modificarea tensiunii Vin cu numai ±100mV (∆) faţă de valoarea de referinţă Vref determină ca aproape tot curentul IEE să treacă fie prin Q1 fie prin Q2, adică se realizează o comutare a curentului IEE între Q1 şi Q2.

268


Tensiunile de ieşire corespunzătoare acestor două cazuri au valorile Vout1 = - R1IEE , Vout2 = 0 şi respectiv Vout1 = 0, Vout2 = - R2IEE.

Fig.4.28 Comutator de curent Structura unei porţi OR2-NOR2 din seria ECL 10K este reprezentată în fig.4.29. Sursa de curent IEE este obţinută prin conectarea rezistorului R3 între comutatorul de curent (Q1, Q3, Q2) şi sursa de tensiune VEE.

Fig.4.29 Poarta ECL 10K OR2-NOR2 Tranzistoarele Q5, Q6 (repetoare pe emitor) realizează deplasarea nivelului de tensiune la ieşiri cu 0,75V şi asigură impedanţe de ieşire mici. Ieşirile complementare F1, F2 constituie surse de semnal pentru intrările altor porţi ECL şi sunt încărcate cu sarcini de tip R4, R5; pentru a se obţine viteze mari de operare aceste ieşiri trebuie încărcate suplimentar cu rezistoare discrete, de


269

obicei cu 2kΩ la -5,2V sau cu 50Ω la -2V. Circuitul din fig.4.29 este prevăzut cu două conexiuni de masă, una pentru comutatorul de curent şi tensiunea de referinţă (VCC1) iar cealaltă pentru repetoarele Q5, Q6 (VCC2). Conexiunea VCC1 are un potenţial electric constant deoarece curentul prin comutatorul de curent este aproape constant; tensiunile de ieşire Vout1, Vout2 sunt definite în raport cu VCC1. Variaţiile rapide ale curenţilor de sarcină, care circulă prin tranzistoarele Q5 şi Q6, produc fluctuaţii de potenţial pe conexiunea VCC2 însă acestea nu afecteză funcţionarea subcircuitelor alimentate de la VCC1. Două sau mai multe ieşiri ECL pot fi conectate împreună; funcţia logică realizată prin această cablare este WOR (wired-OR). Lăsarea în gol a unei intrări ECL este echivalentă cu aplicarea la acea intrare a unei tensiuni cu nivelul L; în ambele cazuri se blochează tranzistorul de intrare (Q1 sau Q3 în fig.4.29). Caracteristicile statice de transfer în tensiune ale porţii ECL OR-NOR sunt reprezentate în fig.4.30; s-a considerat VBE(on) = 0,75V şi valori suficient de mari pentru factorul βF astfel încât efectele curenţilor de bază ai tranzistoarelor să poată fi neglijate.

Fig.4.30 Caracteristicile de transfer ale porţii ECL 10K OR2-NOR2 Tensiunea de referinţă are valoarea Vref = VB4 - VBE(on) = -0,57 - 0,75 = -1,32V. VB4 = VCC1 - [R7/(R7 + R8)](VCC1 - 2VBE(on) - VEE) = -0,57V Dacă la intrările A şi B se aplică nivele de tensiune LOW atunci tranzistoarele Q1, Q3 se blochează iar curentul care circulă prin Q2 şi tensiunile de ieşire au valorile: IEE = (Vref - VBE(on) - VEE)/R3 = 4,02mA;

270


Vout1 = - VBE(on) = - 0,75V = VOH ; Vout2 = - R2IEE - VBE(on) = - 1,73V = VOL. S-a presupus că tranzistorul Q2 operează în RAN; această ipoteză este adevărată deoarece VCE2 = *VEE* - (R2 + R3)IEE = + 1,09V > VCE(sat). Dacă la cel puţin una dintre intrările A sau B se aplică tensiuni cu nivelul HIGH atunci Q2 se blochează iar curentul IEE circulă prin Q1 sau Q3. Curentul IEE creşte proporţional cu tensiunea Vin pe porţiunea MN a caracteristicii NOR; punctul N corespunde intrării în saturaţie a tranzistorului Q1 sau Q3. Pentru tensiuni de intrare mai mari decât - 0,4V, tensiunea de la ieşirea NOR creşte (porţiunea NP a caracteristicii de transfer). În modul normal de operare a porţii ECL, tensiunile de intrare sunt mai mici decât - 0,7V şi nu se saturează nici un tranzistor. Caracteristicile electrice tipice ale porţilor ECL 10K, la 25EC, sunt VILmax /VIHmin = - 1,4V/- 1,2V VOL /VOH = - 1,7V/- 0,9V NML /NMH = 0,3V/0,3V fanoutmax = 10, PD = 24 mW, tp = 2 ns. Diodele D1 şi D2 din structura porţii ECL 10K compensează variaţiile tensiunii VBE cu temperatura astfel încăt tensiunea de referinţă Vref să fie tot timpul centrată între VOL şi VOH , asigurând egalitatea marginilor de zgomot NML şi NMH. Mărimile Vref, VOL şi VOH depind de variaţiile de temperatură: ∆Vref /∆T = 1,1 mV/EC, ∆VOL /∆T = 0,6 mV/EC şi ∆VOH /∆T = 1,5 mV/EC. Vref şi VOL depind şi de variaţiile tensiunii de alimentare VEE: ∆Vref /∆VEE = 150 mV/V, ∆VOL /∆VEE = 250 mV/V. Aceste dependenţe pot să perturbe funcţionarea sistemelor digitale alcătuite din subsisteme care au surse de alimentare proprii şi sunt situate în medii cu temperaturi diferite. O dependenţă semnificativ mai mică a caracteristicilor statice de transfer în tensiune faţă de variaţiile temperaturii şi ale tensiunii de alimentare a fost obţinută în cadrul seriei de circuite ECL 100K; tehnologia de fabricare şi regulile de proiectare sunt similare cu cele utilizate la familia TTL-AS. Structura porţii OR2-NOR2 din seria ECL 100K este reprezentată în fig.4.31. Coeficienţii de temperatură ai tensiunilor de referinţă VRS, VCS şi ai tensiunilor de ieşire VOL, VOH sunt mai mici de 0,1 mV/EC. Variaţiile tensiunilor de referinţă şi ale nivelului VOL , cauzate de variaţiile tensiunii de alimentare VEE , sunt cu un ordin de mărime mai mici în comparaţie cu seria ECL 10K, şi anume 10 mV/V şi respectiv 15 mV/V.


271

Reducerea tensiunii de alimentare *VEE* de la 5,2V la 4,5V are ca scop micşorarea puterii disipate.

Fig.4.31 Poarta ECL 100K OR2-NOR2 Subcircuitul care generează tensiunile de referinţă VRS şi VCS este utilizat în comun de către toate comutatoarele de curent integrate pe acelaşi chip. Curentul IEE nu mai depinde de tensiunea de intrare Vin şi are valoarea constantă IEE = (VCS - VBE(on))/R3. Tranzistorul regulator Q13 menţine un curent constant prin Q9 în raport cu

272


variaţiile tensiunii VEE (IC9 = VBE13(on) /R8). De exemplu, dacă IC9 tinde să crească datorită creşterii în modul a tensiunii VEE atunci căderea de tensiune pe rezistorul R8 ar creşte proporţional cu IC9 şi ar determina o creştere exponenţială a curentului prin Q13; variaţiile tensiunii VEE sunt “preluate” integral de către rezistorul R9. De asemenea, variaţiile tensiunii VEE nu au efect nici asupra curenţilor IC8 şi IC7. Valorile constante ale curenţilor prin Q9 şi Q8 implică valori constante ale tensiunilor VBE9 şi respectiv VR6, VR7; tensiunea VBE12 este constantă deoarece IC7 este constant. Rezultă că şi tensiunile de referinţă VRS, VCS sunt aproape insensibile la variaţiile tensiunii de alimentare: VRS = VR7 + VBE12 , VCS = VR6 + VBE9. Tensiunea VR5 = VBE7 - VBE8 are un coeficient de temperatură pozitiv, ceea ce determină coeficienţi de temperatură pozitivi şi pentru tensiunile VR6 şi VR7 deoarece: VR6 = (R6 /R5)VR5 , VR7 = (R7 /R5)VR5. Coeficienţii de temperatură negativi ai tensiunilor VBE9 şi VBE12 sunt compensaţi de coeficienţii pozitivi ai tensiunilor VR6 şi respectiv VR7, astfel că tensiunile de referinţă sunt aproape insensibile şi la variaţiile de temperatură. Nivelele logice de ieşire VOL şi VOH sunt determinate cu ajutorul tensiunilor de referinţă şi sunt foarte puţin afectate de variaţiile tensiunii de alimentare VEE; variaţiile de temperatură modifică valoarea curentului IEE datorită reducerii cu 1,5 mV/EC a tensiunii VBE4 însă efectul asupra tensiunilor VOL şi VOH se anihilează cu ajutorul grupului R4, D1, D2. Porţile ECL din seria 100K au timpul de propagare tipic de 0,75 ns şi disipă 40 mW; caracteristicile de transfer sunt reprezentate în fig.4.32.

Fig.4.32 Caracteristicile de transfer în tensiune ale porţii ECL 100K


273

4.1.5 Circuite IIL (integrated injection logic) Aria ocupată pe chip şi puterea disipată de porţile TTL şi ECL sunt relativ mari, astfel că scara de integrare a acestor circuite este mică şi medie (SSI, MSI). Utilizând tehnologii de fabricare similare şi aceleaşi reguli de proiectare (5µm) se obţine o densitate a porţilor I2L de 10 ori mai mare decât a porţilor TTL-LS; scara de integrare a circuitelor I2L este LSI (large-scale integrated). 4.1.5.1 Familia I2L standard Circuitul de bază I2L este inversorul reprezentat în fig.4.33. Structura acestuia conţine un tranzistor pnp lateral (injectorul de curent I0) şi un tranzistor multicolector npn vertical (inversorul propriuzis); numărul de colectori este cuprins între 2 şi 5.

Fig.4.33 Poarta I2L standard Prin conectarea emitorului tranzistorului npn la substrat se elimină conexiunile de emitor şi astfel se obţin economii semnificative de arie. Valoarea tipică a tensiunii de alimentare V+ este 1V. Curentul injectat I0 poate fi reglat într-o plajă foarte mare, de la 1nA la 1mA, prin intermediul tensiunii V+ şi a rezistenţei exterioare Rext. Creşterea valorii curentului I0 determină creşterea puterii disipate dar şi reducerea timpului de propagare; produsul PD×tp este practic constant iar prin reglarea curentului injectat se poate face un compromis între PD şi tp, în funcţie de aplicaţie. Caracteristica statică de transfer în tensiune a inversorului I2L este desenată în

274


fig.4.34; s-a considerat VBE(on) = 0,7V, VBE(sat) = 0,8V şi VCE(sat) = 0,1V.

Fig.4.34 Caracteristica de transfer a porţii I2L standard Dacă tranzistorul Q1 (sursa de semnal a inversorului) este saturat atunci acesta absoarbe curentul I0 al injectorului conectat în baza tranzistorului Q2; în această situaţie Vin = VCE1(sat) , Q2 se blochează iar tensiunea de la ieşirea inversorului este determinată de tranzistorul Q3 saturat şi anume Vout = VBE(sat) = VOH. Dacă Q1 este blocat atunci curentul I0 este injectat în baza tranzistorului Q2, care se saturează şi rezultă Vin = VBE(sat), Vout = VCE(sat) = VOL. Din caracteristica de transfer în tensiune a porţii I2L rezultă: VILmax = 0,6V; VIHmin = 0,7V; NML = 0,6 - 0,1 = 0,5V; NMH = 0,8 - 0,7 = 0,1V. Valorile mici ale nivelelor logice şi ale marginilor de zgomot nu sunt critice pentru funcţionarea unui sistem digital care este integrat pe un singur chip. Pentru comunicarea cu exteriorul, la fiecare pin de intrare şi de ieşire a unui circuit integrat I2L sunt prevăzute subcircuite de translare a nivelelor logice şi buffere (amplificatoare); de obicei nivelele logice şi marginile de zgomot la pini sunt TTL. Implementarea funcţiilor logice complexe cu circuite I2L se realizează prin cablare (WAND), adică prin conectarea împreună a două sau a mai multor ieşiri din diferite inversoare; un exemplu este ilustrat în fig.4.35. Nu există o limitare a numărului de colectori care pot fi legaţi împreună însă sursa de semnal obţinută în acest mod comandă de regulă un singur inversor. Factorul de amplificare în curent al tranzistoarelor multicolector are o valoare relativ mică (βF – 5). Acest factor limitează numărul de colectori N ai unui tranzistor, adică fanout-ul circuitului de bază I2L: Icolector npn total = N·I0 # βF ·IB = βF ·I0 Y N # βF.

(4.7)

275


Relaţia 4.7 reprezintă condiţia de saturaţie a tranzistorului multicolector în cazul cel mai defavorabil, când fiecare colector trebuie să absoarbă I0.

Fig.4.35 Porţi logice I2L NOR2 şi OR2 O comparaţie între performanţele circuitelor I2L şi TTL-LS, fabricate cu tehnologii şi reguli de proiectare similare (5µm), este prezentată prin intermediul tabelului următor. parametru densitate de integrare (porţi/mm2) PD×tp (pJ) tp (ns) tensiune de alimentare curent de alimentare pe poartă

TTL-LS

I2L

10 - 20 20 5 - 10 5V 0,2mA - 1mA

100 - 200 1-2 10 - 20 1V 1nA - 1mA

4.1.5.2 Familia I2L Schottky Structura porţii de bază I2L Schottky şi caracteristica statică de transfer în tensiune a acesteia sunt reprezentate în fig.4.36 şi respectiv în fig.4.37. Regiunea de colector a tranzistorului npn este slab dopată şi se obţine prin implantare ionică într-o zonă p difuzată; condiţia de dopare slabă este necesară pentru realizarea diodelor Schottky în regiunea de colector. Aceste diode izolează colectorii unul faţă de altul şi nu sunt necesare mai multe regiuni n de colector, separate ca în fig.4.33. ele metalice de colector (platină sau paladiu) pot fi concentrate pe o suprafaţă mai mică decât în cazul porţii I2L standard, ceea ce conduce la o creştere a densităţii de integrare. De asemenea, timpul de propagare a porţii se reduce 2÷3 ori ca urmare a micşorării gamei de

276


Fig.4.36 Poarta I2L Schottky

Fig.4.37 Caracteristica de transfer a porţii I2L Schottky variaţie a tensiunilor de intrare şi de ieşire (încărcarea şi descărcarea capacităţilor parazite se fac mai repede). Tensiunea directă a diodei Schottky are valoarea tipică 0,4V. Din caracteristica de transfer în tensiune rezultă: VOL = 0,5V; VOH = 0,8V; VILmax = 0,6V; VIHmin = 0,7V; NML = NMH = 0,1V. Produsul PD×tp poate fi redus în continuare prin integrarea unei diode de limitare Schottky între baza şi colectorul tranzistorului npn, care să împiedice intrarea acestuia în saturaţie. În tehnologia de fabricare de 5µm se obţin parametrii PD×tp = 0,2pJ, tp = 2,5ns, densitate de integrare = 250 porţi/mm2.


277

4.1.6 Circuite ISL (integrated Schottky logic) Circuitul de bază ISL, reprezentat în fig.4.38, se aseamănă cu inversorul I L Schottky însă include două modificări majore: 1) factorul de amplificare în curent βF al tranzistorului npn Q1 are valori mari, ceea ce îmbunătăţeşte semnificativ răspunsul tranzitoriu al inversorului; 2) saturarea tranzistorului Q1 este limitată de către tranzistorul pnp Q2 (dacă Q1 se saturează atunci Q2 operează în RAN şi reduce curentul IB1). 2

Fig.4.38 Poarta ISL Ambele tranzistoare Q1 şi Q2 sunt verticale. Datorită routing-ului necesar pentru conectarea emitorului E la masă, densitatea de integrare a circuitelor ISL este de aproximativ 1,5 ori mai mică în comparaţie cu circuitele I2L. Utilizând injectoare de 65µA (I0) se obţin parametrii tp = 2,3ns şi PD×tp = 0,1pJ (în tehnologia de fabricare de 5µm).

4.2 Circuite logice cu tranzistoare MOS Circuitele integrate MOS (metal-oxide-semiconductor) au apărut pe piaţă în anul 1968, având viteze de operare de aproximativ 10 ori mai mici în comparaţie cu circuitele bipolare de la acea dată. Tehnologiile de fabricare a circuitelor MOS s-au dezvoltat şi perfectat continuu, astfel că viteza de operare a circuitelor MOS aproape a egalat-o pe aceea a circuitelor bipolare în 1980 şi a depăşit-o considerabil în anii următori. Piaţa actuală a circuitelor integrate este dominată de circuitele MOS. Avantajele majore ale acestora sunt următoarele: 1) dimensiunile tranzistoarelor MOS sunt relativ mici faţă de ale celor bipolare;

278


Creşterea vitezei de operare prin reducerea dimensiunilor dispozitivelor din structura unui circuit (operaţie numită scalare) este o trăsătură specifică doar circuitelor MOS. Lungimea minimă a canalului dintre drena şi sursa unui tranzistor MOS s-a redus la 0,1µm; acest parametru a devenit o etichetă pentru tehnologiile de fabricare (de exemplu, “tehnologie CMOS 0,25µm”). 2) puterea disipată pe unitatea de arie este mică; 3) tehnologiile MOS implică mai puţine etape decât cele bipolare şi din acest motiv au o rată mai mică a defectelor de fabricare pe unitatea de arie; 4) circuitele MOS pot fi realizate atât în variante statice cât şi în variante dinamice; Circuitele dinamice necesită mai puţine tranzistoare pentru implementarea unei funcţii logice (sau a unui sistem de funcţii) şi au, în general, consumuri de putere mai mici şi viteze de operare mai mari în comparaţie cu circuitele statice. 5) proprietăţile 1, 2, 3, 4 fac posibilă integrarea circuitelor pe scară mare (LSI) şi foarte mare (VLSI - very large scale integrated). Pe un chip de siliciu cu suprafaţa de 1cm2 pot fi fabricate în tehnologiile actuale circa 300 milioane de tranzistoare; un singur chip de acest fel este suficient pentru a realiza sisteme digitale foarte sofisticate. Simbolurile grafice de tranzistoare MOS care vor fi utilizate în continuare sunt desenate în fig.4.39.

Fig.4.39 Simboluri de tranzistoare MOS 4.2.1 Scalarea circuitelor MOS În fig.4.40 este reprezentată o secţiune transversală prin structura unui tranzistor nMOS cu canal indus; W (width) şi L (length) sunt lăţimea şi respectiv lungimea canalului drenă-sursă iar tox (thickness) este grosimea stratului de oxid de siliciu (SiO2) care izolează grila de canal. Funcţionarea tranzistorului este modelată cu o acurateţe rezonabilă de relaţiile 4.8-4.9, în care VT este tensiunea de prag iar K’ este transconductanţa canalului. ID = K'

W 1 2 [(VGS − VT )VDS − VDS ] , dacă VDS < VGS - VT L 2

(4.8)


ID =

1 W K ' (VGS − VT ) 2 , dacă VDS $ VGS - VT L 2

279

(4.9)

Relaţia 4.8 corespunde regiunii liniare de funcţionare a tranzistorului iar relaţia 4.9 corespunde regiunii de saturaţie a curentului de drenă.

Fig.4.40 Tranzistor nMOS Într-o structură de circuit integrat capacitatea grilei unui tranzistor MOS, CG, constituie o “sarcină” pentru curentul de drenă ID al altui tranzistor MOS. Viteza maximă de operare a circuitului este proporţională cu mărimea ID/CGVDD, unde VDD este tensiunea de alimentare. Dacă se micşorează de S ori parametrii geometrici de bază (W, L), dimensiunile verticale ale structurii (de exemplu tox), concentraţiile de impurităţi şi tensiunea de alimentare VDD atunci viteza maximă de operare a circuitului creşte de S ori (S se numeşte factor de scalare). Această afirmaţie se justifică după cum urmează: - transconductanţa canalului creşte de S ori datorită reducerii grosimii stratului de SiO2, K’ = µn gox /tox Y K’* = S·K’; Permitivitatea oxidului de siliciu gox este constantă; ipoteza că mobilitatea electronilor µn nu se modifică datorită reducerii concentraţiilor de impurităţi este realistă. - tensiunea de prag se micşorează de S ori, VT* = VT /S; - curentul de drenă de saturaţie (relaţia 4.9) se micşorează de S ori, ID* = ID /S, deoarece raportul W/L nu se modifică iar (VGS* - VT*) = (VGS - VT)/S; Tensiunea VGS are o valoare apropiată de VDD în cazul circuitelor MOS digitale. - capacitatea grilei se micşorează de S ori, CG = goxWL/tox Y CG* = CG/S; - rezultă ID*/CG*VDD* = S·(ID /CGVDD). Observaţii: 1) Dacă se realizează scalarea unui circuit fără reducerea tensiunii de alimentare VDD, operaţie numită scalare la tensiune constantă, atunci VGS* = VGS –VDD şi VGS* - VT* = VGS - VT /S • VGS - VT ; curentul de drenă creşte de S ori ca urmare

280


a creşterii transconductanţei canalului drenă-sursă. În acest caz ID*/CG*VDD = S2·(ID /CGVDD), adică viteza maximă de operare creşte de S2 ori. 2) Prin scalarea unui circuit se modifică şi puterea disipată (PD - ID ·VDD). Astfel, în cazul scalării complete (cu reducerea tensiunii de alimentare) puterea disipată se micşorează de S2 ori iar în cazul scalării la tensiune constantă puterea disipată creşte de S ori. Compromisul putere-viteză poate fi modificat ulterior prin intermediul raportului W/L. 3) Tensiunea de alimentare VDD poate să aibă valori în intervalul [+1V; +15V]. Cu tensiuni mai mari de 5V se alimentează, de obicei, numai circuitele SSI şi MSI; alimentarea circuitelor LSI şi VLSI se face cu tensiuni mai mici de 5,5V. 4.2.2 Familii de circuite NMOS Structura acestor circuite logice este alcătuită numai din tranzistoare nMOS, atât cu canal indus cât şi cu canal iniţial sau numai cu canal indus. 4.2.2.1 Circuite NMOS statice Structura inversorului NMOS şi caracteristica de transfer în tensiune sunt reprezentate în fig.4.41. Tensiunea de prag a tranzistorului cu canal indus M1 este pozitivă iar cea a tranzistorului cu canal iniţial M2 este negativă. S-a considerat că: (K’W/L)1 = 2·(K’W/L)2 , VT 1 = VDD /4, VT 2 = - VDD /2.

Fig.4.41 Caracteristica de transfer a inversorului NMOS În regim static, pentru orice valoare a tensiunii Vin are loc egalitatea ID1 = ID2. Pe caracteristica de transfer sunt marcate patru regiuni. În regiunea I tranzistorul M1 este blocat deoarece VGS1 = Vin 0 [0; VT 1] iar tranzistorul M2 funcţionează în regiunea liniară; tensiunea de ieşire este egală cu tensiunea de alimentare la curenţi de sarcină mici. Pentru valori ale tensiunii de intrare mai

281


mari decât VT1 ambele tranzistoare se află în conducţie. În regiunea II a caracteristicii M1 operează în regiunea de saturaţie iar M2 operează în regiunea liniară. Dependenţa Vout(Vin) se obţine din condiţia ID1 = ID2: (Vin - VT1)2 = - VT2(VDD - Vout) - (VDD - Vout)2/2

Vin =

VDD (VDD − Vout )Vout + 4 2

(4.10)

Cea mai mică valoare a tensiunii de intrare la care ambele tranzistoare funcţionează în regiunea de saturaţie se determină din condiţia VDD - Vout = -VT2, echivalentă cu Vout = VDD/2. Înlocuind această valoare în relaţia 4.10 se obţine: Vin =

VDD (1 + 2 ) 4

(4.11)

În regiunea III a caracteristicii de transfer tranzistoarele M1 şi M2 operează în regiunea de saturaţie a curentului de drenă. Ecuaţia acestei porţiuni este: ID1 = ID2 Y 2(Vin - VT 1)2 = (- VT 2)2 Y Vin =

VDD (1 + 2 ) . 4

Cea mai mică valoare a tensiunii de ieşire la care tranzistorul M1 mai funcţionează în saturaţie se obţine din condiţia Vout = Vin - VT 1:

Vout =

VDD V 2 (1 + 2 ) − DD = VDD . 4 4 4

În regiunea IV a caracteristicii M1 operează în regiunea liniară iar M2 operează în regiunea de saturaţie. Ecuaţia Vout(Vin) corespunzătoare acestei regiuni este: 4(Vin - VT 1)Vout - 2Vout2 = (- VT 2)2

Vin =

VDD Vout V2 + + DD 4 2 16Vout

(4.12)

Dacă Vin = VDD atunci valoarea tensiunii de la ieşirea inversorului NMOS, calculată cu relaţia 4.12, este aproximativ 0,09VDD. Benzile de tensiune LOW şi HIGH se delimitează cu ajutorul punctelor A, B de pe caracteristica de transfer în care dVout/dVin = -1, aşa cum s-a arătat în fig.4.3. Punctul A aparţine regiunii II iar punctul B aparţine regiunii IV. Prin derivarea relaţiei 4.10 rezultă:

dVin V − 2Vout 1 2 = ⋅ DD = −1 dVout 2 (VDD − Vout ) ⋅ Vout 2

(4.13)

282


Făcând substituţia y = Vout/VDD în relaţia 4.13, se obţine ecuaţia

12 ± 96 . 24 Ordonata punctului A este yA – 0,9. Abscisa punctului A calculată cu relaţia 4.10 are valoarea xA = Vin/VDD – 0,46. Prin derivarea relaţiei 4.12 rezultă: 12y2 - 12y + 1 = 0, cu soluţiile y1, 2 =

dVin V2 V 1 = − DD2 = −1, y B = out ≅ 0,2 dVout 2 16Vout VDD

(4.14)

Abscisa punctului B calculată cu relaţia 4.12 are valoarea xB = Vin/VDD –0,66. Se obţin nivelele de tensiune VILmax = 0,46VDD, VIHmin = 0,66VDD, VOLmax = 0,2VDD, VOHmin = 0,9VDD şi marginile de zgomot NML = 0,26VDD, NMH = 0,24VDD. Curentul absorbit de inversorul NMOS de la sursa de alimentare în regim static, IDD = ID1 = ID2, este reprezentat grafic în fig.4.42; ID2max = (K’W/L)2VT 22/2.

Fig.4.42 Curentul static de alimentare al inversorului NMOS În regim de funcţionare dinamic, curenţii tranzistoarelor M1 şi M2 nu mai sunt egali. Tranziţia LYH a tensiunii Vin determină descărcarea capacităţii de sarcină C; curentul de descărcare este IHL = ID1 - ID2 şi are valoarea maximă IHLmax = (K’W/L)1(VDD - VT1)2/2 - (K’W/L)2VT 22/2 = (K’W/L)2VDD2·(7/16). Tranziţia HYL a tensiunii Vin determină încărcarea capacităţii de sarcină C; curentul de încărcare ILH = ID2 - ID1 are valoarea maximă: ILHmax = ID2max = (K’W/L)2VDD2·(1/8) = IHLmax /3,5. Variaţiile aproximative ale curenţilor ID1 şi ID2 determinate de o tensiune de comandă Vin dreptunghiulară sunt reprezentate în fig.4.43; s-a considerat că intervalele dintre două tranziţii consecutive ale tensiunii Vin sunt mai mari decât


283

timpii de propagare ai inversorului.

Fig.4.43 Curenţii inversorului NMOS în regim dinamic Următoarele caracteristici ale inversorului NMOS sunt specifice tuturor porţilor şi subcircuitelor NMOS statice: - timpul de propagare tpLH este mai mare decât timpul de propagare tpHL; - produsul PD×tp este proporţional cu mărimea C(VOH - VOL)VDD /2; - puterea medie absorbită de la sursa de alimentare este independentă de frecvenţa de operare; - fanout-ul este limitat de capacitatea C, care este proporţională cu numărul de sarcini NMOS (grile de tranzistoare cu canal n indus). Tranzistorul nMOS cu canal indus poate fi utilizat ca poartă de transmisie. Comanda unui inversor utilizând două porţi de transmisie conectate în serie este ilustrată în fig.4.44.

Fig.4.44 Comanda unui inversor NMOS cu porţi de transmisie

284


Tranzistoarele TB şi TC utilizate ca porţi de transmisie funcţionează în regim static la curenţi de drenă nuli iar dimensiunile acestora sunt minime (W/L = 1). Dacă la intrările A, B, C se aplică nivelele logice VILA , VIHB şi respectiv VIHC atunci la intrarea inversorului (grila tranzistorului M1) se transmite tensiunea VILA; dacă însă la intrarea A se aplică nivelul VIHA atunci tensiunea transmisă la intrarea inversorului este min{(VIHB - VT B), (VIHC - VT C)}, unde VT B şi VT C sunt tensiunile de prag ale tranzistoarelor TB şi respectiv TC. Prin întreruperea lanţului de transmisie, cu VILB sau VILC, intrarea inversorului rămâne în gol; tensiunea de la ieşirea inversorului depinde de sarcina stocată de capacitatea grilă-sursă a tranzistorului M1 şi este greu de determinat. În fig.4.45 sunt desenate structuri de porţi logice NOR şi NAND; acestea se obţin prin înlocuirea tranzistorului M1 din structura inversorului cu două sau mai multe tranzistoare cu canal n indus, conectate în paralel şi respectiv în serie.

Fig.4.45 Porţi NMOS statice Tranzistoarele conectate în paralel trebuie să aibă fiecare un raport W/L egal cu cel al tranzistorului M1 pentru ca nivelul VOL să fie atins când se aplică tensiune HIGH numai la o singură intrare. Dacă mai multe intrări ale porţii NOR sunt simultan în starea HIGH atunci nivelul LOW de la ieşire se micşorează. Tranzistoarele conectate în serie trebuie să aibă fiecare un raport W/L de s ori mai mare decât cel al tranzistorului M1 pentru atingerea nivelului VOL; s este numărul de tranzistoare conectate în serie. Porţile NAND cu mai mult de 2 intrări nu sunt economice din punct de vedere al consumului de arie; din acest motiv sunt preferate porţile NOR. Analizele statice şi dinamice ale porţilor NOR şi NAND pot fi realizate cu eforturi de calcul mai mici dacă grupurile de tranzistoare conectate în paralel şi respectiv în serie se înlocuiesc cu un singur tranzistor echivalent. Dacă toate tranzistoarele unui grup au aceleaşi dimensiuni W, L şi sunt comandate cu


285

aceeaşi tensiune de intrare, atunci tranzistorul echivalent are dimensiunile pW şi L sau W şi sL, unde p şi s reprezintă numărul de tranzistoare conectate în paralel şi respectiv în serie. Tranzistorul M1 din structura inversorului NMOS poate fi înlocuit cu reţele de tranzistoare mai complexe decât cele din fig.4.45, în care se combină conectările în serie cu conectările în paralel. În fig.4.46 sunt reprezentate trei subcircuite de acest fel.

Fig.4.46 Subcircuite NMOS statice O topologie de circuit NMOS static, diferită de cele prezentate în figura de mai sus este desenată în fig.4.47. Funcţia logică realizată de acest circuit este XNOR (F = ar b ). Această funcţie poate fi implementată şi cu structuri de tip AOI (F = a¯b + ab ¯ ) sau OAI (F = (a + b)(a¯ + b ¯)) însă circuitul din fig.4.47 implică un consum de arie mai mic şi este mai rapid; circuitele AOI sau OAI

286


conţin fiecare câte 9 tranzistoare, din care 3 sunt cu canal iniţial.

Fig.4.47 Poartă XNOR Dacă a = b = HIGH atunci tranzistoarele Ma şi Mb sunt blocate iar la ieşirea circuitului de mai sus se obţine F = HIGH. Nivelul HIGH la ieşire se obţine şi dacă a = b = LOW deoarece în acest caz curenţii prin tranzistoarele Ma şi Mb sunt nuli. Dacă a = LOW şi b = HIGH sau a = HIGH şi b = LOW atunci se află în conducţie fie Ma fie Mb , ceea ce determină F = LOW. 4.2.2.2 Circuite NMOS dinamice Nodurile circuitelor MOS au o comportare capacitivă; aceasta este inerentă oricărei tehnologii de fabricare. Capacităţile nodurilor sunt considerate “parazite” sau nedorite în funcţionarea circuitelor statice deoarece limitează viteza maximă de operare. În cazul circuitelor dinamice capacităţile nodurilor sunt utilizate pentru “memorarea” sau stocarea temporară a valorilor logice şi sunt reprezentate în mod explicit în schemele electrice. Controlul procesului de stocare se realizează cu ajutorul porţilor de transmisie şi a unor semnale periodice speciale numite semnale de ceas sau clock sau tact. Din acest punct de vedere circuitele dinamice se aseamănă cu circuitele logice secvenţiale. Structura unui circuit NMOS dinamic care implementează funcţia NOR2 este desenată în fig.4.48. Când semnalul de ceas Φ1 are nivelul logic H, valorile variabilelor a şi b se stochează în C1 şi respectiv în C2 iar C5 se încarcă prin M4 la tensiunea VDD - VT 4 (VT 4 este tensiunea de prag a tranzistorului M4); semnalul Φ2 blochează tranzistorul M3 astfel că, indiferent de tensiunile induse de a, b pe condensatoarele C1 şi C2, curenţii prin M1 şi M2 sunt nuli. De asemenea, Φ2 blochează şi porţile de transmisie T3, T4 conectate la condensatorul C5. Când semnalul de ceas Φ2 atinge nivelul logic H, condensatorul C5 se conectează prin M3 la grupul paralel M1, M2. Dacă cel puţin unul dintre


287

Fig.4.48 Circuit NMOS dinamic NOR2 condensatoarele C1 sau C2 este încărcat atunci M1 sau M2 va descărca C5 (Φ1 blochează în acest timp tranzistorul M4); altfel, va avea loc un transfer de sarcină electrică de la C5 la C3, C4 prin porţile de transmisie T3, T4. Capacitatea C5 trebuie să fie suficient de mare în comparaţie cu suma C3 + C4 pentru ca valoarea H transferată etajelor următoare să fie validă. Implementarea funcţiilor logice combinaţionale cu circuite NMOS dinamice nu este avantajoasă datorită consumului relativ mare de arie în comparaţie cu circuitele statice; circuitele dinamice sunt însă foarte eficient utilizate în cazul logicii secvenţiale sau a memoriilor. Puterea consumată de la sursa de alimentare de către porţile dinamice este mai mică decât cea consumată de porţile statice deoarece tranzistoarele M3 şi M4 (fig.4.48) nu se află simultan în conducţie. Principalele dezavantaje ale circuitelor dinamice sunt: - frecvenţa semnalelor de ceas nu poate fi oricât de mică datorită pierderilor de sarcină electrică din condensatoarele C1, C2 , cauzate de curenţii prin joncţiunile drenă-substrat ai tranzistoarelor T1, T2 blocate de ceasul Φ1;

288


Limita inferioară a frecvenţei ceasului are o valoare tipică de 500Hz pentru o funcţionare corectă. Nivelul logic H stocat în C1 sau C2 se “degradează” după aproximativ 2 ms. - proiectarea este mai dificilă decât în cazul circuitelor statice; - sensibilitate relativ mare la zgomot şi la erorile de sincronizare. Structuri similare cu cele NMOS prezentate în paragrafele anterioare pot fi obţinute utilizând numai tranzistoare cu canal p; aceste circuite sunt denumite PMOS. Datorită faptului că mobilitatea golurilor este mai mică de aproximativ 3,5 ori decât mobilitatea electronilor, performanţele circuitelor PMOS sunt inferioare celor NMOS. 4.2.3 Familii de circuite CMOS Circuitele CMOS (Complementary MOS) sunt circuitele cele mai utilizate în prezent; acestea sunt alcătuite din tranzistoare cu canal indus n şi p. 4.2.3.1 Circuite CMOS statice Structura inversorului CMOS, caracteristica statică de transfer în tensiune şi curentul absorbit de la sursa de alimentare în regim static sunt reprezentate în fig.4.49. S-a considerat că (K’W/L)1 = (K’W/L)2 şi VT 1 = - VT 2 < VDD/2.

Fig.4.49 Inversorul CMOS Sunt marcate trei regiuni pe caracteristica de transfer în tensiune: I Y Vin0 (0, VT1), II Y Vin0 (VT1, VDD - *VT2*) şi III Y Vin0 (VDD - *VT2*, VDD). În regiunea I tranzistorul M1 este blocat şi M2 operează în regiunea liniară a


289

curentului de drenă iar în regiunea III tranzistorul M2 este blocat şi M1 operează în regiunea liniară. În regiunea II ambele tranzistoare se află în conducţie. Dacă Vin0 (VT1, VDD /2) atunci M1 funcţionează în regiunea de saturaţie a curentului de drenă iar M2 funcţionează în regiunea liniară. Din egalitatea ID1 = ID2 = IDD rezultă: (Vin - VT1)2 = 2(VDD - Vin + VT2)·(VDD - Vout) - (VDD - Vout)2.

(4.15)

Coordonatele punctului A se determină din condiţia dVout /dVin = -1. Prin derivare în relaţia 4.15 se obţine: 2(Vin -VT1) = -2(VDD -Vout) - 2(VDD -Vin+VT2)·dVout /dVin + 2(VDD -Vout)·dVout /dVin. Soluţia acestei ecuaţii este Vout, A = Vin, A + VDD/2, Vin, A = (3VDD + 2VT1)/8. Când Vin = VDD/2 ambele tranzistoare funcţionează în regiunea de saturaţie a curentului de drenă iar tensiunea de ieşire Vout are valori în intervalul (VDD/2-VT1, VDD/2+VT1). Curentul absorbit de la sursa de alimentare are valoarea maximă IDD max = (K’W/L)1(VDD/2 - VT1)2/2. Dacă Vin0 (VDD /2, VDD - *VT2*) atunci M1 funcţionează în regiunea liniară iar M2 funcţionează în regiunea de saturaţie a curentului de drenă. Din egalitatea ID1 = ID2 = IDD rezultă: 2(Vin - VT1)·Vout - Vout2 = (VDD - Vin + VT2)2.

(4.16)

Coordonatele punctului B se determină din condiţia dVout /dVin = -1. Prin derivare în relaţia 4.16 se obţine: 2Vout + 2(Vin - VT1)·dVout/dVin - 2Vout·dVout/dVin = -2(VDD - Vin + VT2). Soluţia acestei ecuaţii este Vout, B = Vin, B - VDD/2, Vin, B = (5VDD - 2VT1)/8. Nivelele de tensiune LOW, HIGH şi marginile de zgomot definite cu ajutorul punctelor A, B de pe caracteristica de transfer din fig. 4.49 sunt: VILmax = (3VDD + 2VT1)/8, VIHmin = (5VDD - 2VT1)/8, VOLmax = (VDD - 2VT1)/8, VOHmin = (7VDD + 2VT1)/8, NML = NMH = (VDD + 2VT1)/4. Observaţii: 1) Punctul de intersecţie a caracteristicii de transfer în tensiune cu dreapta de ecuaţie Vin = Vout defineşte tensiunea de comutare sau de tranziţie a inversorului; în vecinătatea acestui punct panta caracteristicii are valori mari, ceea ce înseamnă că variaţii mici ale tensiunii de intrare vor produce variaţii mari ale tensiunii de ieşire.

290


2) Dacă (K’W/L)1 = (K’W/L)2 şi VT 1 = - VT 2 = VDD /2 atunci inversorul CMOS are caracteristici foarte apropiate de acelea ale unei porţi logice ideale, precizate la începutul acestui capitol. 3) Deoarece mobilitatea electronilor este de aproximativ 3,5 ori mai mare decât a golurilor, rezultă K’1 = 3,5K’2. Condiţia (K’W/L)1 = (K’W/L)2 este echivalentă cu W2 = 3,5W1 , adică aria ocupată de tranzistorul cu canal p este de 3,5 ori mai mare decât aria ocupată de tranzistorul cu canal n; în acest caz rezistenţele efective drenă-sursă ale tranzistoarelor sunt egale, Rn = Rp. În fig.4.50 este ilustrată dependenţa caracteristicii statice de transfer în tensiune a inversorului CMOS faţă de raportul W2 /W1 (sau Wp /Wn).

Fig.4.50 Influenţa dimensionării inversorului asupra caracteristicii statice Atunci când tensiunea de la ieşirea inversorului CMOS se menţine constantă, la nivelul logic L sau H, puterea consumată este extrem de redusă şi se datorează curenţilor reziduali (de ordinul pA) ai tranzistoarelor blocate; această proprietate o au toate circuitele CMOS statice. În majoritatea aplicaţiilor practice se poate spune că se consumă putere numai în regim de funcţionare dinamic, când la ieşirea circuitului au loc tranziţii ale tensiunii între nivelele L şi H. Un calcul aproximativ al puterii disipate de inversorul CMOS este prezentat în continuare. Se consideră că tensiunea de comandă Vin a inversorului se modifică instantaneu de la VDD la 0 şi de la 0 la VDD, astfel că tranzistoarele M1 şi M2 nu se află niciodată simultan în conducţie. Fie iC(t) şi vC(t) curentul şi respectiv tensiunea pe capacitatea de sarcină C a inversorului CMOS din fig.4.49; variabila t reprezintă timpul. Într-un ciclu de funcţionare complet al inversorului au loc două tranziţii ale tensiunii de ieşire, LYH şi HYL. Pe durata tranziţiei LYH condensatorul C se încarcă de la 0 la VDD prin tranzistorul M2, a cărui rezistenţă efectivă drenă-sursă este Rp.

291


iC ( t ) = I D 2 ( t ) =

VDD − t / R pC e Rp

v C ( t ) = VDD (1 − e

− t / R pC

(4.17)

) = Vout ( t )

(4.18)

Energia stocată în condensatorul C are valoarea: ∞

EC = ∫ iC ( t )v C ( t )dt = 0

1 2 . CVDD 2

(4.19)

Energia disipată de tranzistorul M2 are valoarea: ∞

E2 =

∫ I D 2 ( t ) ⋅ [VDD − vC (t )]dt = 0

0 1 1 − 2t / R pC 2 2 . (4.20) CVDD ⋅e = CVDD 2 2 ∞

Pe durata tranziţiei HYL a tensiunii de la ieşirea inversorului, condensatorul C se descarcă de la VDD la 0 prin tranzistorul M1; toată energia înmagazinată în condensatorul C se disipă pe tranzistorul M1 (E1 = EC). Energia disipată sub formă de căldură pe inversorul CMOS într-un ciclu complet de funcţionare este: 2 . E = E1 + E2 = CVDD

(4.21)

Puterea disipată de inversor depinde de frecvenţa f a tranziţiilor tensiunii de ieşire: 2 PD = f CVDD . (4.22) Observaţii: 1) Tranziţiile tensiunilor de la ieşirile porţilor din structura unui circuit digital sunt în general determinate de tranziţiile semnalelor de ceas (Clock) cu care se realizează sincronizarea dintre diferite blocuri funcţionale; viteza de operare a circuitelor este egală cu frecvenţa semnalelor de ceas fCk. Tranziţiile (fronturile) semnalelor de ceas nu determină însă tranziţii simultane la toate porţile circuitului, astfel că frecvenţa f din relaţia 4.22 este mai mică decât fCk. 2) Puterea dinamică disipată de o poartă CMOS are două componente; componenta cea mai semnificativă, definită de relaţia 4.22, este independentă de dimensiunile tranzistoarelor. A doua componentă a puterii dinamice se datorează tranziţiilor cu viteză finită a tensiunii de comandă Vin şi depinde de dimensiunile tranzistoarelor prin intermediul curentului absorbit de la sursa de alimentare IDDmax. Astfel, în intervalul de timp cât VT1 < Vin < VDD - *VT2* ambele tranzistoare din structura inversorului se află în conducţie. Consumul de putere cauzat de acest fapt este proporţional cu timpul de tranziţie a tensiunii Vin, cu tensiunea de alimentare VDD şi curentul IDDmax.

292


În fig.4.51 este reprezentat răspunsul unui inversor CMOS la o tensiune de comandă dreptunghiulară. Modificările bruşte ale tensiunii Vout sunt induse de tranziţiile tensiunii Vin prin intermediul capacităţilor grilă-drenă.

Figura 4.51 Timpii de propagare ai inversorului se pot determina cu relaţiile 4.23, în care Rn şi Rp sunt rezistenţele drenă-sursă efective ale tranzistoarelor M1 şi respectiv M2 iar C este sarcina capacitivă a inversorului. tpLH = Rp·(W1L1 gox /tox + W2L2 gox /tox + C) tpHL = Rn·(W1L1 gox /tox + W2L2 gox /tox + C)

(4.23)

Aceste relaţii sunt determinate pe baza modelului RC al inversorului CMOS, desenat în fig.4.52.

Fig.4.52 Modelul RC al inversorului CMOS

293


În cazul inversorului CMOS reprezentat în fig.4.53, care are ca sarcină o linie de transmisie RC cu lungimea l (definită de parametrii “distribuiţi” r = rezistenţă/unitate de lungime, c = capacitate/unitate de lungime) şi o capacitate “concentrată” C, timpul de propagare se calculează cu relaţia: tpLH +tpHL = (Rn +Rp)(W1L1 gox /tox+W2L2 gox /tox+cl+C) + 0,35rcl2 + rlC. (4.24)

Figura 4.53 În fig.4.54 este desenată structura porţii de transmisie CMOS. Ambele nivele logice se transmit prin această poartă fără să fie modificate; tranzistorul cu canal n transmite bine nivelul LOW iar tranzistorul cu canal p transmite bine nivelul HIGH.

Fig.4.54 Poarta de transmisie CMOS Poarta de transmisie se caracterizează prin timpii de propagare a semnalelor de la intrarea In la ieşirea Out când Enable = HIGH tpLH = tpHL = (Rn**Rp)·(Wn Ln gox /tox + Wp Lp gox /tox + C)

(4.25)

şi prin timpii de comutare ton-off, toff-on (on = conducţie, off = blocare). Comutarea porţii de transmisie din conducţie în blocare şi din blocare în conducţie este determinată de tranziţia HYL şi respectiv LYH a intrării de autorizare Enable. Timpii de comutare sunt proporţionali cu capacităţile grilă-sursă ale tranzistoarelor Tn , Tp Cn = 1,5Wn Ln gox /tox şi respectiv = 1,5Wp Lp gox /tox .

294


Creşterea dimensiunilor tranzistoarelor (Wn şi Wp) determină micşorarea timpilor de propagare şi mărirea timpilor de comutare. În fig.4.55 este reprezentat modelul RC de calcul al timpului de propagare printr-un lanţ serie format din N porţi de transmisie identice, aflate în conducţie.

Figura 4.55 O formulă de estimare a timpului de propagare IN-OUT se obţine cu ajutorul relaţiei 4.24 în care se consideră numai termenii corespunzători liniei de transmisie (0,35rcl2 + rlC): tpLH + tpHL = 0,35·(Rn**Rp)·2,5C*·N2 + (Rn**Rp)·N·(C - 1,5C*).

(4.26)

Există mai multe topologii de circuite CMOS statice care sunt utilizate pentru implementarea funcţiilor logice combinaţionale. În fig.4.56 este desenată ¯ p conţin topologia de bază sau standard. Blocurile complementare Bn şi B fiecare câte un număr de tranzistoare, cu canal n şi respectiv cu canal p, egal cu numărul de variabile de care depinde funcţia logică F; fiecare variabilă logică ¯ p. comandă o pereche de tranzistoare, unul din blocul Bn şi unul din B

Fig.4.56 Topologia CMOS standard


295

În regim de funcţionare static, pentru orice combinaţie de valori logice L, H aplicate la intrările circuitului, ieşirea F este conectată fie numai la +VDD, fie numai la VSS şi nu se consumă putere de la sursa de alimentare. Ca şi în cazul inversorului, consum de putere apare numai în regim dinamic de funcţionare. Atât viteza de operare (sau timpii de propagare) cât şi puterea disipată de un circuit CMOS standard pot fi evaluate cu relaţiile stabilite pentru inversorul ¯ p pot fi înlocuite cu câte un tranzistor MOS echivalent, CMOS. Blocurile Bn şi B obţinându-se în acest fel o structură de inversor care este echivalent cu circuitul din fig.4.56 la care toate intrările a, b, c, ... sunt conectate împreună. Structurile porţilor standard NAND3 şi NOR3 sunt desenate în fig.4.57.

Fig.4.57 Porţi CMOS standard În continuare se va considera că toate tranzistoarele din figura de mai sus au canale drenă-sursă cu lungimea L şi că M1, M2, M3 au canale cu lăţimea Wn iar M4, M5, M6 au canale cu lăţimea Wp; de asemenea, porţile au o sarcină capacitivă C (aceasta nu a fost reprezentată explicit în schemele electrice din fig.4.57). Rezistenţele drenă-sursă efective ale tranzistoarelor sunt invers proporţionale cu lăţimile canalelor drenă-sursă. Nivelul L la ieşirea porţii NAND3 se obţine cu abc = HHH. Tranziţia HYL a cel puţin uneia dintre variabilele a, b, c determină tranziţia LYH la ieşirea porţii; timpul de propagare tpLH depinde de numărul tranziţiilor HYL de la intrări, adică de numărul tranzistoarelor cu canal p care vor încărca nodul de ieşire. Se poate considera că timpul de propagare tpHL nu depinde de numărul tranziţiilor LYH de la intrări, dacă acestea au loc simultan. În fig.4.58 este reprezentat modelul RC al porţii NAND3 cu ajutorul căruia se pot estima timpii de propagare; N reprezintă numărul de tranzistoare din grupul paralel care se află simultan în conducţie.

296


Fig.4.58 Modelul RC al porţii NAND3

tpLH =

Rp

1 (3Wp Lε ox / t ox + Wn Lε ox / t ox + C ) N 3

(4.27)

Valoarea maximă a timpului de propagare tpLH se obţine pentru N = 1. Dacă C este semnificativ mai mare decât capacităţile “parazite” ale tranzistoarelor atunci se poate face aproximarea tpLH – RpC/N. 1 tpHL = 3R n (3Wp Lε ox / t ox + Wn Lε ox / t ox + C ) + 0,35 ⋅ R n ⋅ 1,5Wn Lε ox / t ox ⋅ 2 2 = 3

≅ 3R n (3Wp Lε ox / t ox + Wn Lε ox / t ox + C )

(4.28)

Dacă C este termenul dominant în relaţia 4.28 atunci tpHL – 3RnC; viteza de operare a porţii NAND scade proporţional cu numărul de tranzistoare din lanţul serie. Dimensionarea tranzistoarelor din structura porţii NAND este optimă din punct de vedere al vitezei de operare dacă tpLH max = tpHL; în cazul porţii NAND3 această condiţie implică Rp – 3Rn, adică Wp – Wn. Tensiunea de tranziţie (sau de comutare) a porţii NAND depinde de numărul de intrări care comută simultan, de valorile tensiunilor de prag VTn , VTp şi de raportul Wp /Wn. În exemplul de calcul următor se consideră că Wp = Wn = W, VTn = *VTp*= VT < VDD/2, o intrare a porţii NAND3 este conectată la +VDD iar celelalte două sunt conectate împreună şi constituie intrarea inversorului echivalent. Tranzistoarele echivalente M1 şi M2 ale acestui inversor au parametrii VT1 = *VT2* = VT, W1 = W, L1 = 3L, W2 = 2W, L2 = L. Deoarece K’1 = 3,5K’2 se obţine (K’W/L)1 – 0,6(K’W/L)2; tensiunea de tranziţie Vtr are o valoare mai mare decât VDD/2 (vezi fig.4.50). În punctul de intersecţie a caracteristicii de transfer în tensiune cu dreapta Vin = Vout (= Vtr) tranzistoarele M1 şi M2 funcţionează în regiunea de saturaţie a curentului de drenă deoarece VDS1 = VGS1 > VGS1 - VT şi VSD2 = VSG2 > VSG2 - VT. Din egalitatea ID1 = ID2 rezultă 0,6(Vtr - VT)2 = (VDD - Vtr - VT)2 Y Vtr – 0,56VDD - 0,13VT.


297

Nivelul H la ieşirea porţii NOR3 se obţine cu abc = LLL. Tranziţia LYH a cel puţin uneia dintre variabilele a, b, c determină tranziţia HYL la ieşirea porţii; timpul de propagare tpHL depinde de numărul tranziţiilor LYH de la intrări, adică de numărul tranzistoarelor cu canal n care vor descărca nodul de ieşire. Se poate considera că timpul de propagare tpLH nu depinde de numărul tranziţiilor HYL de la intrări, dacă acestea au loc simultan. În fig.4.59 este reprezentat modelul RC al porţii NOR3 cu ajutorul căruia se pot estima timpii de propagare; N reprezintă numărul de tranzistoare din grupul paralel care se află simultan în conducţie.

Fig.4.59 Modelul RC al porţii NOR3

Rn 1 (3Wn Lε ox / t ox + Wp Lε ox / t ox + C ) N 3 ≅ 3R p (3Wn Lε ox / t ox + Wp Lε ox / t ox + C )

tpHL =

(4.29)

tpLH

(4.30)

Dacă C este termenul dominant în relaţiile 4.29-4.30 atunci tpHL – RnC/N şi tpLH – 3RpC; viteza de operare a porţii NOR scade proporţional cu numărul de tranzistoare din lanţul serie. Dimensionarea tranzistoarelor din structura porţii NOR este optimă din punct de vedere al vitezei de operare dacă tpHL max = tpLH; în cazul porţii NOR3 această condiţie implică Rp – Rn /3, adică Wp – 10Wn. Relaţiile Wp – Wn şi Wp – 10Wn determinate pentru poarta NAND3 şi respectiv pentru NOR3 indică faptul că în topologia CMOS standard porţile NOR ocupă arie semnificativ mai mare decât porţile NAND; din acest motiv sunt preferate porţile NAND. Tensiunile de tranziţie ale porţii NOR3 se pot calcula cu ajutorul inversorului echivalent, după exemplul prezentat mai sus pentru poarta NAND3. În fig.4.60 sunt desenate subcircuite CMOS standard de tip AOI şi OAI; reţelele de tranzistoare p au configuraţii duale faţă de cele ale reţelelor de tranzistoare n, adică unui grup serie(paralel) de tranzistoare din blocul Bn îi corespunde un grup paralel(serie) în blocul complementar B ¯ p şi reciproc.

298


Fig.4.60 Subcircuite CMOS standard În fig.4.61 sunt ilustrate trei posibilităţi de realizare a circuitelor cu trei stări în topologia CMOS standard.

Fig.4.61 Circuite CMOS cu trei stări Când Enable = H, la ieşirea Out se obţine valoarea logică a funcţiei F; dacă Enable = L atunci Out = Z4 (starea de înaltă impedanţă). Circuitele din fig.4.61 b, c sunt numite şi buffere neinversoare cu trei stări; prin introducerea unui inversor la intrarea F se obţin buffere inversoare cu trei stări (Out = F ¯ când Enable = H). Topologia CMOS standard este utilizată, de obicei, ca bază de plecare în


299

proiectarea sistemelor digitale. Ulterior, părţile sistemului care se dovedesc a fi critice din punct de vedere al vitezei de operare şi/sau al consumului de arie se înlocuiesc cu structuri echivalente funcţional dar care au topologii diferite de cea standard: pseudo-NMOS, DCVSL (Differential Cascode Voltage Switch Logic) sau CMOS dinamice. Problemele specifice interconectării blocurilor care au topologii de circuit diferite măresc efortul de calcul implicat în proiectare. Topologia pseudo-NMOS este reprezentată în fig.4.62; aceasta se obţine prin înlocuirea blocului B ¯ p din structura CMOS standard (vezi fig.4.56) cu un singur tranzistor pMOS aflat permanent în conducţie.

Fig.4.62 Topologia pseudo-NMOS Prin eliminarea blocului B ¯ p şi a reţelei de conexiuni aferente acestuia se reduce considerabil consumul de arie. În regim static, circuitul din fig.4.62 consumă putere când F = LOW deoarece ieşirea se conectează simultan la VDD şi la VSS. Tranzistoarele din blocul Bn trebuie dimensionate astfel încât să se obţină VOL # VTn (tensiunea de prag a tranzistoarelor nMOS); dacă se respectă această condiţie, în starea F = HIGH consumul de putere static este nul iar timpul de propagare (dominant) tpLH are valoare minimă. Fie Mn tranzistorul nMOS echivalent cu blocul Bn când F = LOW. Dimensiunile acestuia depind de combinaţia de valori logice aplicate la intrările a, b, c, ... iar cel mai mic raport Wn /Ln reprezintă situaţia cea mai defavorabilă pentru îndeplinirea condiţiei VOL # VTn. Dacă VDD - VOL $ VDD *VTp*, adică dacă VOL # *VTp*, atunci tranzistorul Mp funcţionează în regiunea de saturaţie a curentului de drenă iar tranzistorul echivalent Mn funcţionează în regiunea liniară. Din egalitatea IDp = IDn se obţine relaţia de dimensionare

Wp W 1 1 2 K'p (VDD + VTp ) = K ' n n [(V IH − VTn )VOL − VOL ] Lp Ln 2 2 în care se impune VOL # VTn şi se poate considera VIH = VDD.

(4.31)

300


Circuitele pseudo-NMOS au viteză de operare mai mică şi consumă mai multă putere în comparaţie cu circuitele CMOS standard. Topologia DCVSL este reprezentată în fig.4.63. Blocurile complementare ¯ n sunt alcătuite numai din tranzistoare nMOS; configuraţia reţelei de Bn şi B tranzistoare din blocul B ¯ n se poate deduce din cea a blocului Bn cu ajutorul dualismului serie-paralel şi reciproc.

Fig.4.63 Topologia DCVSL Circuitele DCVSL nu consumă putere în regim static deoarece: - pentru orice combinaţie de valori L, H atribuite variabilelor a, b, c, ... se formează căi conductoare numai de la ieşirea F la VSS prin Bn sau numai de la ¯ n; ieşirea F ¯ la VSS prin B - dacă F = L şi F ¯ = H atunci Mp1 este blocat iar Mp2 se află în conducţie; - dacă F = H şi F ¯ = L atunci Mp1 se află în conducţie iar Mp2 este blocat. Cuplarea “încrucişată” a tranzistoarelor Mp1 şi Mp2 creează în circuit o reacţie pozitivă prin care se accelerează tranziţiile ieşirilor F şi F ¯ . Astfel, dacă la un moment dat F = L, F ¯ = H şi se aplică o nouă combinaţie de valori logice la intrările circuitului care să determine F = H şi F ¯ = L, atunci calea sau căile ¯ la VSS) determină intrarea în conductoare formate în blocul B ¯ n (de la ieşirea F conducţie a tranzistorului Mp1. Ca urmare, tensiunea în nodul F creşte iar VSG2 scade, ceea ce implică reducerea curentului prin Mp2 şi scăderea tensiunii în nodul F ¯ ; curentul prin Mp1 creşte deoarece tensiunea de comadă VSG1 creşte, ş.a.m.d. Viteza de operare a circuitelor DCVSL este mai mare decât a circuitelor CMOS standard. Aria ocupată de blocul B ¯ n este de aproximativ 3 ori mai mică decât aria ocupată de blocul echivalent B ¯ p din structura standard deoarece performanţele unui tranzistor nMOS de dimensiuni (W, L) sunt comparabile cu cele ale unui tranzistor pMOS de dimensiuni (3W, L). În general, structurile DCVSL

301


consumă mai puţină arie decât cele standard. Un exemplu de circuit cu topologie DCVSL este prezentat în fig.4.64.

Figura 4.64 ¯ n dintr-o structură DCVSL pot să conţină Blocurile complementare Bn şi B părţi identice iar o astfel de parte poate să fie utilizată în comun de către reţelele ¯ n , obţinându-se o reducere a consumului de arie. de tranzistoare din Bn şi B Acest lucru este ilustrat cu ajutorul circuitului din fig.4.65, care implementează funcţiile logice complementare F = a + br c şi F ¯ = a + br c.

Figura 4.65 Tranzistorul M3 poate fi suplinit de către M1 (şi invers) iar tranzistorul M2 poate fi suplinit de către M4 (şi invers); nu este necesar ca dimensiunile W, L ale

302


tranzistoarelor “suplinitoare” să fie modificate. Simplificarea circuitului din fig.4.65 este prezentată în fig.4.66.

Figura 4.66 ¯ n poate fi determinată cu ajutorul dualismului Observaţie: Structura blocului B serie-paralel pe baza structurii blocului Bn (şi invers), însă aceasta nu înseamnă că se impune în mod obligatoriu o corespondenţă biunivocă între configuraţiile reţelelor de tranzistoare ale celor două blocuri complementare. Relaţia de ¯ n este una funcţională şi nu structurală; complementaritate a blocurilor Bn şi B structurile celor două blocuri pot fi determinate în mod independent, nu neapărat cu dualismul serie-paralel. Acest lucru este valabil şi pentru blocurile ¯ p din structurile CMOS standard. complementare Bn şi B Complementaritatea structurală, obţinută cu ajutorul dualismului serie-paralel, implică complementaritatea funcţională dar nu şi invers. Reţeaua de tranzistoare a blocului B ¯ n din fig.4.65 poate fi reprezentată analitic de expresia logică a ¯·(bc + ¯b c¯) şi nu este obţinută din reţeaua blocului Bn prin “transformări” serie-paralel şi paralel-serie; prin astfel de transformări se obţine o reţea de tranzistoare caracterizată de expresia logică a ¯·(b + c¯)·(b ¯ + c). 4.2.3.2 Circuite CMOS dinamice Aceste circuite au viteză de operare mai mare, consum mai mic de arie şi putere disipată mai mică în comparaţie cu circuitele CMOS statice. Însă, din punct de vedere funcţional complexitatea creşte; operaţiile logice efectuate trebuie “controlate” cu ajutorul unor semnale de ceas. De asemenea, circuitele CMOS dinamice sunt mai sensibile la zgomot decât cele statice. O categorie de circuite dinamice care poartă denumirea de logică domino are


303

la bază topologia reprezentată în fig.4.67.

Fig.4.67 Logică domino Consumul de arie este comparabil cu cel al circuitelor pseudo-NMOS. În regim de funcţionare static puterea disipată este nulă. Capacitatea nodului de stocare C este intrinsecă tehnologiei de fabricare. Circuitele domino operează în două faze, controlate de semnalul de ceas Φ: 1) Faza de preîncărcare Y Φ = 0 Tranzistorul M1 este blocat iar capacitatea de stocare C se încarcă prin M2 de la sursa VDD. Durata acestei faze trebuie să fie suficient de mare pentru ca tensiunea nodului de stocare să ajungă la o valoare HIGH consistentă. Se impune ca toate variabilele de intrare a, b, c, ... să aibă nivelul LOW în faza de încărcare. Deoarece capacitatea C se încarcă, ieşirea F a circuitului este forţată şi menţinută la valoarea 0 logic (LOW); această valoare nu reflectă dependenţa F(a, b, c, ...) şi nu trebuie luată în considerare. Tranziţia 0Y1 a ceasului Φ marchează sfârşitul fazei de încărcare şi începutul fazei următoare. 2) Faza de evaluare Y Φ = 1 Tranzistorul M2 se blochează iar M1 intră în conducţie şi conectează reţeaua de tranzistoare din blocul Bn la masă (VSS). Variabilelor a, b, c, ... li se atribuie valorile dorite; o parte dintre acestea capătă valoarea logică 1 iar celelalte rămân la valoarea 0. Dacă variabilele cu valoarea 1 determină formarea cel puţin a unei căi conductoare între C şi M1 atunci C se descarcă şi rezultă F = 1; altfel F = 0. Valoarea logică a ieşirii F de la sfârşitul fazei de evaluare este cea “utilă” deoarece reflectă dependenţa F(a, b, c, ...). Pentru ca această valoare să fie validă este necesar ca: - durata fazei de evaluare să fie suficient de mare, astfel încât nodul de stocare să fie descărcat complet de către orice cale conductoare formată în blocul Bn; - schimbarea nivelelor logice de la intrările a, b, c, ... să se facă monoton (0Y1).

304


Schimbările de tipul 0Y1Y0 pot să determine descărcări parţiale ale capacităţii C până la nivele de tensiune care nu reprezintă valori logice valide, nici LOW şi nici HIGH. Într-o perioadă a ceasului Φ, adică pe durata unui ciclu preîncărcare-evaluare, se determină o singură valoare a funcţiei F(a, b, c, ...). În logica domino se realizeză porţi OR, AND şi subcircuite mai complexe care sunt echivalente cu reţele OR-AND. Aceste circuite nu sunt “complete” deoarece nu includ operaţia de inversare (negare); după cum s-a arătat în cap.1, sunt complete seturile de operaţii logice {+, ¯} şi {·, ¯}. Denumirea “domino” este justificată cu ajutorul circuitului din fig.4.68.

Figura 4.68 Momentul de referinţă 0 de pe axa timpului coincide cu tranziţia 0Y1 a ceasului Φ, adică cu începutul fazei de evaluare. Înainte de acest moment, pe durata fazei de preîncărcare, toate intrările circuitului sunt fixate la valoarea L. Pe durata fazei de evaluare numai intrările x şi z capătă valoarea H; aceste două schimbări se “propagă” succesiv prin porţile 1, 2 şi 3 ale circuitului, determinând E = H, F = H şi respectiv G = H. Circuitele domino au o funcţionare sensibilă la erorile cauzate de: - scurgerile de sarcină electrică din nodurile de stocare în substrat prin joncţiunile polarizate invers; - cuplajele capacitive parazite care, în general, provoacă modificări nedorite ale sarcinii din nodurile de stocare. Scurgerile de sarcină au loc în faza de evaluare, când toate intrările unui subcircuit dinamic rămân la nivelul LOW. Dacă durata fazei de evaluare este suficient de mare atunci valoarea logică de la ieşirea subcircuitului se schimbă


305

din 0 în 1 fără ca în blocul Bn să existe vreo cale conductoare de descărcare. Capacitatea parazită dintre intrarea şi ieşirea inversorului din fig. 4.67 produce o creştere (scădere) a tensiunii din nodul de stocare, adică o creştere (scădere) a sarcinii stocate de capacitatea C, atunci când la ieşirea inversorului au loc tranziţii rapide LYH (HYL). Această capacitate parazită se “opune” descărcării şi încărcării nodului de stocare prin Bn şi respectiv prin tranzistorul M2.

4.3 Circuite logice BiCMOS Circuitele BiCMOS conţin în structura lor atât tranzistoare MOS cât şi tranzistoare bipolare. Tehnologiile de fabricare BiCMOS moderne au început să se dezvolte după 1980, urmărindu-se realizarea unor circuite care să întrunească cele mai bune caracteristici MOS (putere disipată mică, consum redus de arie, impedanţă de intrare mare) şi bipolare (viteză de operare mare, curent de ieşire mare, sensibilitate redusă la zgomot). Structura de bază a inversorului BiCMOS este desenată în fig.4.69. Rezistenţele “parazite” Rb şi Rc, intrinseci procesului de fabricare, au valori de ordinul sutelor de ohmi.

Fig.4.69 Structura de bază a inversorului BiCMOS Tensiunea de la ieşirea inversorului acoperă doar intervalul (0,7V; VDD - 0,7V). Astfel, dacă Vin = +VDD atunci tranzistoarele M2 şi M3 se află în conducţie iar M1 şi M4 sunt blocate; Q2 este blocat deoarece are baza conectată la masă prin M3 iar Q1 are baza conectată la ieşirea inversorului prin M2, ceea ce înseamnă că se va afla în conducţie până când capacitatea de sarcină C se descarcă la 0,7V.

306


Dacă Vin = 0V atunci tranzistoarele M1 şi M4 se află în conducţie iar M2 şi M3 sunt blocate; Q1 este blocat deoarece are baza conectată la masă prin M1 iar Q2, având baza conectată la +VDD prin M4, se află în conducţie şi încarcă condensatorul C până la VDD - 0,7V. Tranzistoarele M2 şi M4 se dimensionează astfel încât rezistenţele lor efective drenă-sursă să fie egale cu Rb; această relaţie este utilizată de obicei ca o regulă de proiectare. Rezistenţele drenă-sursă efective ale tranzistoarelor M1 şi M3 pot fi alese mai mari decât Rb însă, dacă M3 şi M4 au rezistenţe efective egale atunci tensiunea de comutare (tranziţie) a inversorului are o valoare apropiată de VDD/2. Prin aceasta se obţine o caracteristică statică de transfer în tensiune simetrică şi imunitate maximă la zgomot. Ieşirea inversorului BiCMOS poate fi utilizată ca sursă de semnal sau de comandă pentru circuite CMOS cu condiţia ca acestea din urmă să aibă tensiuni de comutare cât mai “depărtate” faţă de 0,7V şi de VDD - 0,7V; apropierea tensiunii de comutare faţă de oricare dintre aceste limite creşte sensibilitatea la zgomot. Timpii de propagare ai inversorului din fig.4.69 pot fi estimaţi cu relaţia: tpLH = tpHL = RcC.

(4.32)

Structura inversorului BiCMOS poate fi modificată astfel încât tensiunea de ieşire să acopere toată plaja de alimentare (0; +VDD). O soluţie este prezentată în fig.4.70.

Fig.4.70 Inversor BiCMOS cu excursie maximă de tensiune la ieşire Tranzistoarele M1 şi M5 au canale cu lungime L mare, adică au rezistenţe drenăsursă mari. Când Vin = HIGH se blochează M4, M5 şi Q2 iar capacitatea C se


307

descarcă în principal prin tranzistorul Q1 până la 0,7V şi în continuare prin grupul M2 - M1 până la 0V. Când Vin = LOW se blochează tranzistoarele M2, M3 şi Q1 iar capacitatea C se încarcă în principal prin Q2 până la VDD - 0,7V şi în continuare prin grupul M4 - M5 până la VDD. Inversoarele BiCMOS prezentate anterior nu disipă putere în regim static de funcţionare. Inversorul din fig.4.70 consumă mai multă putere dinamică decât inversorul BiCMOS de bază, care la rândul lui are un consum mai mare decât inversorul CMOS. O structură de inversor BiCMOS cu consum redus de putere dinamică este desenată în fig.4.71; dimensiunile tranzistoarelor MOS sunt mai puţin critice însă circuitul ocupă arie mai mare. Tensiunea de ieşire poate să scadă până la 0V sau să crească până la VDD.

Fig.4.71 Inversor BiCMOS cu consum redus de putere dinamică Funcţionarea acestui inversor este foarte asemănătoare cu a inversorului din fig.4.70; deosebirea constă în comanda tranzistoarelor M1 şi M5. Micşorarea puterii disipate în regim dinamic se realizează prin reducerea domeniului de valori ale tensiunii de intrare Vin care determină conducţia simultană a tranzistoarelor Q1 şi Q2. Schemele porţilor logice BiCMOS se construiesc pe baza schemelor CMOS standard, după principiul ilustrat în fig.4.72; rezistenţele parazite Rb şi Rc ale tranzistoarelor bipolare nu sunt reprezentate. Blocurile complementare ¯ p sunt componentele structurii CMOS standard; un circuit BiCMOS Bn şi B consumă cu aproximativ 50% mai multă arie decât unul CMOS echivalent. La fel ca în cazul inversorului reprezentat în fig.4.69, tensiunea de la ieşirea unui circuit BiCMOS care se încadrează în topologia de bază are valori cuprinse în intervalul (0,7V; VDD - 0,7V).

308


Fig.4.72 Topologia de bază BiCMOS Timpii de propagare ai unui circuit BiCMOS sunt dominaţi de timpii de încărcare şi descărcare a capacităţii de sarcină C. Viteza de operare şi puterea disipată în regim dinamic pot fi evaluate cu relaţiile de calcul corespunzătoare ¯ p trebuie înlocuite inversorului; pentru aceasta reţelele de tranzistoare Bn şi B fiecare cu câte un tranzistor echivalent. Dimensiunile W, L ale unui astfel de tranzistor depind de valorile logice aplicate la intrările circuitului. Cu alte cuvinte, inversorul echivalent utilizat pentru evaluare în locul unui circuit mai complex este compus din tranzistoare cu parametri variabili.

4.4 Interfaţarea familiilor de circuite logice Sistemele digitale se construiesc, în general, cu circuite dintr-o singură familie logică. În anumite situaţii, performanţele sistemelor pot fi crescute dacă se utilizează circuite din mai multe familii logice. Datorită caracteristicilor electrice diferite, interconectarea directă a circuitelor care nu fac parte din aceeaşi familie nu este întotdeauna posibilă. Pentru aceasta sunt necesare circuite de interconectare speciale, numite circuite de interfaţare. Aceste circuite pot fi integrate pe chip-uri distincte sau chiar pe chip-urile care conţin subsistemele. Tehnologiile de fabricare BiCMOS sunt adecvate pentru integrarea sistemelor alcătuite din circuite MOS şi bipolare. În prezent, familia CMOS este cea mai utilizată; blocurile funcţionale care sunt critice din punctul de vedere al vitezei de operare se realizează, de obicei, cu circuite ECL. Structura unui circuit BiCMOS care realizează conversia ECL-CMOS este reprezentată în fig.4.73; toate tranzistoarele bipolare sunt de tip npn, ceea


309

Fig.4.73 Interfaţă ECL-CMOS ce constituie un avantaj din punct de vedere tehnologic. Tranzistoarele Q1-Q2 realizează o deplasare a nivelului de tensiune Vin cu 2VBE – 1,5V. În funcţie de valoarea logică H sau L (ECL) aplicată la intrare, unul dintre tranzistoarele comutatorului de curent Q3-Q4 se blocheză iar celălalt preia curentul I0. Tensiunile de colector ale tranzistoarelor Q3 şi Q4 se modifică între VDD - RI0 şi VDD. În regim static de funcţionare, la ieşirile repetoarelor pe emitor Q5-Q6 se obţin tensiunile VDD - RI0 - 0,7V şi VDD - 0,7V. Pentru ca încărcarea-descărcarea capacităţii de sarcină C să fie cât mai rapidă iar puterea disipată de circuit să fie cât mai mică, aceste două tensiuni trebuie să determine conducţia tranzistoarelor M1, M2, M3 şi blocarea tranzistorului M4 sau blocarea tranzistoarelor M1, M2, M3 şi conducţia tranzistorului M4; pentru aceasta M1 şi M4 trebuie să aibă tensiunea de prag mai mare de 0,7V (în modul). Domeniul de variaţie relativ mare a tensiunilor de colector Q3-Q4 limitează viteza de operare a circuitului. Interfaţa ECL-CMOS din fig.4.74 necesită un proces tehnologic mai complex deoarece se utilizează ambele tipuri de tranzistoare bipolare, npn şi pnp. În schimb, timpii de propagare şi puterea disipată se reduc semnificativ. Etajul de ieşire, fiind realizat cu tranzistoare bipolare, furnizează curenţi de sarcină mai mari decât etajul de ieşire MOS din fig.4.73. Divizorul de tensiune R1-R2-R3 polarizează tranzistoarele Q5 şi Q6 la limita intrării în conducţie. În regim static de funcţionare tranzistoarele Q5 şi Q6 sunt blocate; nivelul logic de ieşire este “memorat” şi menţinut de circuitul format din inversoarele I1-I2. Fără a pierde din generalitate se consideră nivelul LOW la ieşire. Tranzistoarele M1 şi M4 sunt blocate iar M3, aflat în conducţie, determină blocarea tranzistorului Q5 prin şuntarea joncţiunii BE; anterior, acesta din urmă era saturat şi a descărcat capacitatea de sarcină. Tranziţiile simultane HYL şi LYH ale

310


Fig.4.74 Interfaţă ECL-CMOS performantă intrărilor complementare ECL şi respectiv ECL comută curentul de referinţă al tranzistorului M2 de la Q1 la Q2, curent care va trece prin baza tranzistorului Q6. Acesta intră în RAN (regim activ normal) şi încarcă nodul de ieşire. Pe măsură ce tensiunea de ieşire creşte către valoarea HIGH, Q6 trece în saturaţie; tensiunea de la ieşirea inversorului I2 scade la nivelul L şi blochează tranzistoarele M2-Q2. Intrarea în conducţie a tranzistorului M4 grăbeşte blocarea tranzistorului Q6. Curentul consumat de la sursa de alimentare în regim static de circuitul din fig.4.74 are două componente: curentul prin divizorul rezistiv, VDD /(R1+R2+R3) şi curentul care trece prin tranzistoarele M1-Q3 (M2-Q1) când nivelul de la intrarea ECL este L (H). Prin dimensionarea tranzistoarelor M1, M2 se realizează compromisul dintre puterea disipată şi viteza de operare a interfeţei. Circuitul desenat în fig.4.75 realizează conversia CMOS-ECL.

Fig.4.75 Interfaţă CMOS-ECL

311


Circuitele CMOS şi TTL(LS) pot fi direct interconectate dacă se utilizează tensiune de alimentare comună (5V) şi se măresc dimensiunile tranzistoarelor MOS din etajele de ieşire care comandă intrări TTL.

4.5 Aspecte de proiectare cu circuite logice 4.5.1 Tratarea intrărilor neutilizate De obicei sistemele digitale sunt construite din subsisteme sau “plăci”; la rândul ei, o placă conţine mai multe circuite integrate interconectate între ele. Deseori anumite părţi sau blocuri funcţionale dintr-un circuit integrat nu sunt utilizate în cadrul sistemului. Dacă intrările acestor blocuri se lasă în gol atunci în funcţionarea sistemului pot să apară erori, mai ales când impedanţele de intrare sunt mari (cum este cazul circuitelor MOS). Intrările lăsate în gol sunt sensibile la toate sursele de zgomot (vezi fig.4.2). Se recomandă ca intrările neutilizate să nu fie lăsate în gol ci să li se atribuie nivele logice valide. Nivelul logic care trebuie aplicat la o intrare neutilizată particulară depinde de funcţia implementată de acel subcircuit. În cazul subcircuitelor simple, cum sunt porţile logice, intrările neutilizate pot fi legate la cele care sunt utilizate şi/sau la una dintre bornele sursei de alimentare. Un exemplu este ilustrat în fig.4.76.

Figura 4.76 Între aceste trei soluţii de rezolvare a intrărilor neutilizate există deosebiri. Astfel, dacă poarta NAND3 este realizată într-o tehnologie bipolară atunci curentul de ieşire al sursei de semnal x creşte proporţional cu numărul de intrări conectate împreună. Dacă poarta este realizată într-o tehnologie MOS atunci încărcarea capacitivă a sursei de comandă x creşte proporţional cu numărul de intrări conectate împreună; de asemenea, acest număr influenţează tensiunea de

312


tranziţie a porţii şi timpii de propagare. De la caz la caz, se poate stabili care este soluţia cea mai convenabilă de tratare a intrărilor neutilizate. Poarta NAND3 din exemplul de mai sus este parţial utilizată. Dacă poarta ar fi complet neutilizată atunci este suficient ca o singură intrare să se conecteze la borna “-” a sursei de alimentare (nivelul L), ceea ce determină blocarea porţii prin fixarea ieşirii la 1 logic. 4.5.2 Circuite de protecţie şi fenomene “latch-up” Toate circuitele integrate sunt prevăzute cu circuite de protecţie la descărcări electrostatice pe conexiunile exterioare (pini), realizate sub forma unor reţele de diode şi eventual rezistoare. Aceste componente de circuit sunt introduse voit sau sunt intrinseci procesului de fabricare. Circuitele de protecţie specifice familiilor TTL sunt reprezentate în fig.4.77. Dioda D1 este introdusă intenţionat în schema circuitului; ea are şi rolul de limitare a impulsurilor negative care apar la intrare ca urmare a reflexiilor generate de fronturile sursei de comandă pe liniile de transmisie. Diodele D2 şi D3 sunt joncţiuni de izolare colector-substrat, intrinseci procesului de fabricare. Tensiunile de străpungere a diodelor de protecţie D1, D2, D3 au valori de ordinul zeci de volţi.

Fig.4.77 Protecţia intrărilor şi ieşirilor TTL În fig.4.78 este reprezentată o secţiune transversală printr-o porţiune a unui chip în care sunt amplasate diodele D1, D2, D3. Tensiunile de intrare negative polarizează direct dioda Schottky D1. Căderea de tensiune pe această diodă este de aproximativ 0,4V la curenţi mici, situaţie în care funcţionarea circuitului integrat nu este perturbată. Dacă prin D1 circulă curenţi de ordinul zeci de mA atunci tensiunea directă pe diodă poate să depăşească 0,7V, ceea ce determină intrarea în conducţie a tranzistorului multicolector parazit şi apariţia unui curent mare în substrat. Acest curent este absorbit din colectorii


313

Fig.4.78 Elemente de protecţie în circuitele bipolare tranzistoarelor active aflate în vecinătate şi perturbă funcţionarea normală a circuitului. O măsură de “protejare” a tranzistoarelor active şi de asigurare a unei funcţionări corecte constă în plasarea din loc în loc a unor inele de gardă. Aceste insule de tip n devin colectori ai tranzistorului parazit şi schimbă direcţia fluxului de electroni în substrat, de la colectorii tranzistoarelor active la masă. Inelele de gardă sunt construite astfel încât să se garanteze funcţionarea fără erori chiar şi atunci când dioda D1 este traversată de un curent direct de 60 mA timp de 100 ns. Observaţii: 1) Tensiunile de intrare negative care produc curenţi de numai câţiva mA prin diodele D1 dar cu durate de ordinul µs perturbă funcţionarea circuitului; frecvenţa de tăiere a tranzistoarelor parazite este aproximativ 1MHz. 2) Alimentarea unui circuit TTL cu tensiune negativă, prin inversarea bornelor sursei de alimentare, conduce la defectarea catastrofică a chipului ca urmare a căldurii excesive disipate de joncţiunile de izolare de tip D3. Circuitele de protecţie la descărcări electrostatice specifice familiei CMOS sunt reprezentate simplificat în fig.4.79. Logica de aplicaţie inclusă întrun circuit integrat CMOS comunică cu exteriorul prin buffere.

Fig.4.79 Protecţia intrărilor şi ieşirilor CMOS

314


Diodele D1, D2 sunt introduse în mod intenţionat în schema circuitului iar diodele D3, D4 sunt intrinseci procesului de fabricare. Tensiunile de străpungere ale acestor diode au valori de ordinul zecilor de volţi iar oxidul de siliciu este protejat contra descărcărilor electrostatice de până la câţiva KV. Observaţie: Alimentarea unui circuit CMOS cu tensiune negativă, prin inversarea bornelor sursei de alimentare, conduce la defectarea catastrofică a chipului datorită puterii excesive disipate în reţelele de protecţie polarizate direct. În fig.4.80 este reprezentată o secţiune transversală prin structura bufferului (inversor) asociat unui pin de ieşire, în care sunt evidenţiate diodele de protecţie D3, D4 şi elemente de circuit parazite (rezistoare, condensatoare şi tranzistoare bipolare).

Fig.4.80 Buffer CMOS Dioda D3 este joncţiunea formată de insula p+ a drenei tranzistorului cu canal p şi cavitatea n; dioda D4 este joncţiunea formată de substratul p şi insula n+ a drenei tranzistorului cu canal n. Rezistoarele Rp1, Rp2 şi Rn1, Rn2 sunt efecte ale rezistivităţii substratului p şi respectiv a cavităţii n. C1 şi C2 sunt capacităţile regiunilor de sarcină spaţială create în cavitatea n şi respectiv în substrat de către insulele de drenă ale tranzistoarelor Mp şi Mn. Emitorul, baza şi colectorul tranzistorului bipolar parazit Q1 (pnp vertical) sunt insula p+ a sursei tranzistorului Mp, cavitatea n şi respectiv substratul; emitorul, baza şi colectorul tranzistorului bipolar parazit Q2 (npn lateral) sunt insula n+ a sursei tranzistorului Mn, substratul şi respectiv cavitatea n. Elementele parazite din structura inversorului CMOS formează un tiristor parazit; schema acestuia este desenată în fig.4.81. Fronturile negative ale tensiunii de ieşire a inversorului se transmit prin C1 în baza lui Q1 şi este posibil ca acest tranzistor să intre în conducţie. Ca urmare, curentul prin Rp1-Rp2 creşte iar Q2 poate să intre în conducţie. Dacă se întâmplă acest lucru atunci curentul


315

de colector al lui Q2 va determina conducţia mai puternică a tranzistorului Q1 şi invers, până când se ajunge la un regim de conducţie permanent; fenomenul este numit latch-up (“agăţare”). Traseele de alimentare VDD şi VSS se şuntează prin substrat iar chip-ul se poate distruge termic. Fronturile pozitive ale tensiunii de ieşire a inversorului CMOS se transmit prin C2 în baza tranzistorului Q2 şi pot amorsa tiristorul parazit într-un mod asemănător cu cel descris mai sus. Blocarea tiristorului se poate face numai prin deconectarea tensiunii de alimentare.

Fig.4.81 Tiristor parazit în structura inversorului CMOS Fenomenul latch-up poate să apară numai în bufferele pinilor de ieşire deoarece tranzistoarele MOS ale acestora au dimensiuni relativ mari, ceea ce înseamnă capacităţi parazite C1, C2 mari. Există mai multe tehnici de eliminare a fenomenului latch-up. O metodă constă în micşorarea rezistenţelor Rn1 şi Rp2 prin introducerea unor e suplimentare între cavitatea n şi VDD pe de o parte şi între substrat şi VSS pe de altă parte; aceste e suplimentare sunt plasate între drenele tranzistoarelor Mp şi Mn din structura inversorului CMOS, aşa cum se arată în fig.4.82.

Fig.4.82 Layout de inversor CMOS cu protecţie contra latch-up

316


O altă metodă de eliminare a fenomenului latch-up are la bază construirea bufferelor de ieşire numai cu tranzistoare nMOS; în fig.4.83 este desenată schema unui “super buffer” nMOS.

Fig.4.83 Super buffer nMOS (neinversor) Tranzistorul M4 funcţionează în regiunea de saturaţie a curentului de drenă deoarece VGS4 = VDS4. Nivelul LOW aplicat la intrarea bufferului blochează tranzistoarele M2 şi M3 iar M1 se află în conducţie (VGS1 = VDD - VT4) şi conectează ieşirea la masă. Dacă la intrare se aplică nivelul logic HIGH (= VDD) atunci M2 şi M3 intră în conducţie; tranzistorul M3 se dimensionează în raport cu M4 astfel încât M1 să se blocheze, adică să se obţină VDS3 < VT1. În aceste condiţii tensiunea de la ieşirea bufferului are valoarea Vout = Vin - VT2 = VDD VT2. 4.5.3 Comanda sarcinilor capacitive mari Traseele metalice ale plăcilor unui sistem, liniile de transmisie, reţelele de conexiuni prin care se distribuie anumite semnale în interiorul unui chip etc. constituie sarcini capacitive mult mai mari decât cele tipice, asociate cu o intrare a unei porţi logice. Întârzierile datorate unei sarcini capacitive depind de valorile curenţilor de încărcare şi descărcare a acesteia. Tranzistoarele bipolare sunt cele mai potrivite pentru comanda capacităţilor de sarcină mari. Când acest lucru nu este posibil şi se utilizează tranzistoare MOS, valorile dorite pentru curentul de sarcină se ajustează prin intermediul dimensiunilor W, L. Un singur inversor CMOS cu tranzistoare mari nu este suficient pentru comanda unei capacităţi mari, deoarece un astfel de inversor constituie la rândul lui o sarcină capacitivă mare (vezi fig.4.52). Capacitatea de intrare a inversorului este însă mai mică decât capacitatea de sarcină. Soluţia CMOS pentru comanda sarcinilor capacitive mari constă în conectarea în serie a mai multor inversoare, cu dimensiuni reduse progresiv până la normal, după cum se arată în fig.4.84. Fiecare inversor introdus determină o creştere de α ori a curentului de sarcină.


317

Fig.4.84 Comanda sarcinilor capacitive mari cu circuite CMOS Fie C1 capacitatea de intrare a inversorului 1; se consideră că tranzistoarele Mn şi Mp din structura acestuia au dimensiuni minime. Factorul α se calculează cu relaţia: 1

 Ck α =   C1 

(4.33)

Dacă timpul de propagare al unui inversor cu dimensiuni minime, având ca sarcină o capacitate egală cu C1, are valoarea tp atunci fiecare inversor din fig.4.84 introduce o întârziere egală cu α·tp; capacitatea de intrare şi curentul de ieşire ai inversorului sunt proporţionale cu dimensiunile tranzistoarelor componente. Întârzierea totală a lanţului de inversoare este: Tp = k·α·tp.

(4.34)

Se doreşte ca această întârziere, dependentă de numărul k, să fie minimă. Numărul optim de inversoare este soluţia ecuaţiei dTp /dk = 0:  C kopt = ln    C1 

(4.35)

Introducând kopt în relaţia 4.33 rezultă αopt = e (2,718...). În general, kopt nu este un număr întreg; se alege pentru k valoarea întreagă cea mai apropiată de kopt. 4.5.4 Deconectarea parţială a tensiunilor de alimentare Sistemele digitale mari pot fi proiectate astfel încât pe diferite intervale de timp unele subsisteme să se afle în regim normal de operare iar altele să fie în “repaus”. Starea de repaus a unui bloc logic se obţine fie prin deconectarea tensiunii de alimentare a blocului, fie prin reducerea acesteia la valori mici. De obicei se trec în repaus acele părţi ale sistemului care temporar nu sunt necesare. De exemplu, sistemele auto-reparabile conţin copii de rezervă pentru unele blocuri (subsisteme); toate rezervele sunt ţinute în repaus până când se detectează erori în funcţionarea unui bloc “titular”, moment în care acesta din

318


urmă se înlocuieşte automat cu o rezervă. Prin menţinerea rezervelor în stare de repaus se reduce semnificativ puterea consumată. Blocurile aflate în repaus nu trebuie să perturbe funcţionarea celor care operează în regim normal. De asemenea, curenţii din blocurile cu regim normal de operare nu trebuie să treacă prin blocurile care sunt în repaus. O schemă ideală de izolare este reprezentată în fig.4.85.

Fig.4.85 Izolarea unui bloc aflat în repaus Trecerea în repaus a blocului funcţional B3 se realizează cu ajutorul comutatorului K1, fie prin întreruperea tensiunii normale de alimentare V1 fie prin alimentarea cu o tensiune V2 << V1. Reducerea tensiunii de alimentare de la valoarea V1 la o valoare mai mică V2 este necesară atunci când B3 conţine celule de memorie şi se doreşte păstrarea valorilor logice memorate. Blocurile B3 şi B4 pot să opereze simultan numai dacă etajele de ieşire ale acestora permit acest lucru. Comutatoarele K1÷K4 sunt realizate, de obicei, cu tranzistoare. Dacă sistemul digital din fig.4.85 este construit cu circuite TTL-LS (vezi fig.4.21), atunci etajele de intrare şi de ieşire ale blocului B3 aflat în repaus sunt echivalente cu subcircuitele reprezentate în fig.4.86.

Figura 4.86

319


În cazul în care B3 ar rămâne conectat la B1 şi respectiv la B4-B5, la intrarea şi ieşirea circuitului de mai sus se pot aplica (în mod independent) tensiuni cu valori între 0,3V şi 4,3V. Diodele DA şi D se blochează. Ieşirile din B1 şi B4 aflate în stările LOW şi respectiv HIGH generează curenţi care se închid prin B3: IB1 = (V2 - VD1(on) - VOL)/R1 •35 µA, IB4 = (VOH - VD4(on) - V2)/R3 • 0,2 mA sau, când se întrerupe alimentarea blocului B3 IB1 = IB4 = (VOH - VD4(on) - VD1(on) - VOL)/(R1 + R3) • 90 µA. Încărcarea suplimentară a blocului B1 este mică, astfel că întrerupătorul K2 nu este necesar (B3 poate să rămână conectat la B1). Conectarea ieşirii circuitului din fig.4.86 la o ieşire TTL-LS este echivalentă însă cu 5÷10 sarcini elementare, ceea ce impune întreruperea legăturilor dintre B3 şi B4 atunci când B4 se află pe o cale critică din punct de vedere al vitezei de operare. Dacă blocul B3 este CMOS sau BiCMOS şi are la intrări diode de protecţie la descărcări electrostatice (vezi fig.4.79) atunci este obligatorie întreruperea legăturilor dintre B1 şi B3. Motivul este ilustrat în fig.4.87.

Figura 4.87 Nivelul HIGH la ieşirea blocului B1 polarizeză direct dioda de protecţie D1 şi alimentează blocul B3 cu tensiunea V1 - VD1(on). Pe de o parte funcţionarea blocului B1 este perturbată datorită încărcării excesive iar pe de altă parte dioda D1 se poate distruge prin depăşirea curentului direct maxim is (. 10 mA). În fig.4.88 este desenată o reţea de protecţie modificată, care izolează B3 de B1

Fig.4.88 Reţea de protecţie CMOS modificată

320


atunci când se deconectează sau se reduce tensiunea de alimentare a blocului B3. Nivelul H la ieşirea blocului B1 blochează dioda D. Dacă B3 este alimentat cu tensiunea V2 > VD(on) şi nivelul logic la ieşirea blocului B1 este L, atunci dioda D este polarizată direct; curentul ID = (V2 - VD(on) - VOL)/R constituie o sarcină suplimentară pentru B1 şi poate fi redus la valori rezonabile cu ajutorul rezistorului R. Acest rezistor este necesar în funcţionarea normală a blocului B3 pentru ridicarea nivelului logic de intrare HIGH la tensiunea V1 când dioda D se blochează. Puterea consumată de B1 creşte când B3 operează în regim normal; curentul suplimentar absorbit de B1 are valoarea ID = (V1 - VD(on) VOL)/R. De asemenea, timpul de propagare tpHL al blocului B1 creşte. Din acest punct de vedere este de preferat o valoare cât mai mare pentru rezistenţa R; însă, tensiunea de intrare în B3 ar creşte lent de la (V1 - VD(on)) la V1, ceea ce înseamnă o margine de zgomot mică. Trebuie făcut un compromis între aceste două “interese”. 4.5.5 Oscilatoare cu porţi logice Cu porţi logice se pot construi scheme simple de oscilatoare RC, numite şi generatoare de semnale dreptunghiulare periodice sau astabile. Oscilatoarele cu porţi CMOS sau BiCMOS sunt mai uşor de analizat “manual”. O schemă de astabil cu două inversoare CMOS este desenată în fig.4.89. Rezistorul R* (zeci sau sute de KΩ) limitează curentul direct prin diodele reţelei de protecţie de la intrarea inversorului 1, dacă există; altfel, acest rezistor nu este necesar.

Fig.4.89 Astabil cu inversoare CMOS În momentul conectării tensiunii de alimentare condensatorul C este de obicei descărcat. Imediat după alimentare, circuitul poate să ajungă în starea v1 = L şi v2 = H sau în starea v1 = H şi v2 = L. Variaţiile în timp ale tensiunilor v1, v2 şi v sunt reprezentate în fig.4.90; momentul de referinţă 0 pe axa timpului este momentul conectării tensiunii de alimentare VDD. S-a considerat că: - starea iniţială, după conectarea tensiunii de alimentare, este v1 = L şi v2 = H; - valoarea rezistenţei R este suficient de mare, astfel încât curenţii de ieşire ai


321

inversoarelor au valori relativ mici iar nivelele logice VOL şi VOH sunt două tensiuni constante, nu neapărat egale cu 0V şi respectiv cu +VDD; - timpii de propagare ai inversoarelor sunt mult mai mici decât perioada T a tensiunilor v1, v2, v; - tensiunile de tranziţie sau de comutare ale celor două inversoare sunt Vtr1 şi Vtr2.

Fig.4.90 Tensiunile generate de astabilul din fig.4.89 Cât timp tensiunile v1 şi v2 se menţin constante, v tinde să devină egală cu v1. Datorită condensatorului C, tranziţiile tensiunii v2 se transmit integral în tensiunea v. În plaja de variaţie -0,7V...(VDD + 0,7V) a tensiunii v, curentul de încărcare-descărcare al condensatorului este generat de inversorul 1 şi absorbit de inversorul 2, şi invers. Când v depăşeşte această gamă, o parte din curentul care trece prin condensator este deviat la masă sau la +VDD printr-una dintre diodele de protecţie de la intrarea inversorului 1; acest curent se poate neglija dacă R* >> R. Variaţiile în timp ale tensiunii v sunt descrise de relaţiile 4.36 (creşterea) şi 4.37 (descreşterea); momentele de referinţă sunt cele în care se produc salturile negative şi respectiv pozitive. v ( t ) = VOH + [Vtr1 − ( 2VOH − VOL )] ⋅ e − t / RC

(4.36)

v ( t ) = VOL + [Vtr1 + (VOH − 2VOL )] ⋅ e − t / RC

(4.37)

Duratele t1 şi t2 se calculează impunând condiţiile v(t1) = Vtr1 şi v(t2) = Vtr1 în relaţiile 4.36 şi respectiv 4.37.

322


t1 = RC ln

2VOH − VOL − Vtr1 VOH − Vtr1

(4.38)

t 2 = RC ln

Vtr1 + VOH − 2VOL Vtr1 − VOL

(4.39)

Perioada T = t1 + t2 şi factorii de umplere η1 = t1/T, η2 = t2/T ale tensiunilor v1 şi v2 sunt dependente de tensiunea de comutare Vtr1. Modificările în schema astabilului cu inversoare CMOS ilustrate în fig.4.91 permit blocarea funcţionării printr-o comandă logică şi reglarea independentă a duratelor t1 şi t2.

Figura 4.91 De obicei, oscilatoarele se construiesc cu circuite logice speciale numite triggere Schmitt. Simbolul grafic şi caracteristica ideală de transfer în tensiune ale unui trigger Schmitt inversor sunt desenate în fig.4.92.

Fig.4.92 Trigger Schmitt inversor Circuitul are două tensiuni de comutare, Vtr+ şi Vtr-, corespunzătoare creşterii şi respectiv descreşterii tensiunii de intrare Vin; diferenţa Vtr+ - Vtr- este numită tensiune de histerezis. Schema tipică de oscilator cu trigger Schmitt este reprezentată în fig.4.93. Tensiunea de intrare tinde să devină egală cu cea de ieşire. Dacă curentul de


323

Fig.4.93 Oscilator cu trigger Schmitt intrare al triggerului este neglijabil faţă de curentul de încărcare-descărcare al condensatorului, atunci tensiunea Vin creşte şi scade în conformitate cu relaţiile 4.40 şi respectiv 4.41. (4.40) Vin ( t ) = VOH + (Vtr − − VOH ) ⋅ e − t / RC

Vin ( t ) = VOL + (Vtr + − VOL ) ⋅ e − t / RC

(4.41)

Duratele t1 şi t2 se calculează cu relaţiile:

t1 = RC ln

VOH − Vtr − VOH − Vtr +

(4.42)

t 2 = RC ln

Vtr + − VOL Vtr − − VOL

(4.43)

Structura de bază utilizată la construirea triggerelor Schmitt cu tranzistoare bipolare este reprezentată în fig.4.94. Dacă tensiunea de intrare are o valoare mică, apropiată de 0V, atunci tranzistorul Q1 se blochează iar Q2 se

Fig.4.94 Trigger Schmitt neinversor cu tranzistoare bipolare

324


saturează; tensiunile de emitor şi de ieşire au valorile:

VE =

 VCC − VBE 2( sat ) VCC − VCE 2( sat )  1 +   ≅ 1,8V ; (4.44) 1 1 1  R1 R2  + + R1 R 2 R 3

Vout = VOL = VCE(sat) + VE = 1,9V. Tensiunea de comutare Vtr+ este cea mai mică tensiune de intrare care determină intrarea în conducţie a tranzistorului Q1 şi blocarea lui Q2: Vtr+ = VE + VBE1(on) = 2,5V. Pentru tensiuni de intrare mai mari decât acest prag se obţine Vout = VOH = 5V. Cât timp Q1 se află în conducţie iar Q2 este blocat, VE = Vin - VBE1(on) sau VE = Vin - VBE1(sat) şi VCE1 < VBE2(on). Prin micşorarea tensiunii de intrare se măreşte VCE1; această tensiune atinge valoarea VBE2(on) când Vin = Vtr- , fapt ce determină saturarea tranzistorului Q2 şi blocarea lui Q1: V − VBE1(on) (4.45) VCE1 = VCC − ( R 1 + R 3 ) ⋅ tr − = VBE 2(on) . R1 Rezultă R1 (4.46) Vtr − = VBE1(on) + ( VCC − VBE 2(on) ) ≅ 1,6V . R1 + R 3 Inversorul TTL reprezentat în fig.4.95 este un trigger Schmitt care are pragurile (tensiunile de comutare) Vtr+ = 1,4V şi Vtr- = 1,1V.

Fig.4.95 Inversor TTL de tip trigger Schmitt


325

Dacă în schema de mai sus se înlocuieşte Q1 cu un tranzistor multiemitor, se obţine o poartă NAND de tip trigger Schmitt. Schema de bază a triggerului Schmitt cu tranzistoare MOS este desenată în fig.4.96. Calculul tensiunilor de tranziţie se va face în ipotezele următoare: - toate tranzistoarele au aceeaşi tensiune de prag (în modul), VTn = *VTp* = VDD/3 şi aceeaşi lungime a canalului L; - W2 = W3 = 4W1 , W4 = W5 = 4W6 şi W6 = 3,5W1.

Fig.4.96 Trigger Schmitt inversor CMOS Dacă Vin < VDD /3 atunci tranzistoarele M2 şi M3 sunt blocate iar nodul de ieşire este conectat la +VDD prin M4 şi M5 aflate în conducţie, astfel că Vout = VOH = VDD. Tranzistorul M6 este blocat iar M1 este polarizat în regiunea de saturaţie a curentului de drenă deoarece VDS1 = VGS1 > VGS1 - VT1; curentul prin M1 este nul însă nodul A se încarcă cu tensiunea VA = Vout - VT1 = 2VDD /3. Când Vin creşte peste valoarea VDD /3 tranzistorul M2 intră în conducţie, având ca sarcină activă pe M1, iar tensiunea în nodul A scade; M2 funcţionează în regiunea de saturaţie a curentului de drenă cât timp VA $ Vin - VDD /3.

(4.47)

Din egalitatea ID2 = ID1 se obţine 4(Vin - VT2)2 = (Vout - VA - VT1)2 Y VA = 4VDD /3 - 2Vin.

(4.48)

Relaţia 4.48 este valabilă până când tensiunea de intrare, în creştere, atinge valoarea 5VDD/9 (acest rezultat se obţine înlocuind valoarea tensiunii VA,

326


calculată cu relaţia 4.48, în condiţia 4.47); în acel moment tensiunea în nodul A este egală cu 2VDD /9 iar tranzistorul M3 se află la limita intrării în conducţie. Depăşirea uşoară a pragului 5VDD /9 de către Vin determină intrarea în conducţie a tranzistorului M3 şi scăderea tensiunii de ieşire; M6 intră în conducţie şi îl blochează pe M4. Se obţine Vout = VOL = 0V, nodul de ieşire fiind conectat la masă prin M3-M2. Observaţii: 1) În absenţa tranzistoarelor M1 şi M6 circuitul este un inversor cu o caracteristică statică de transfer în tensiune simetrică. O tensiune de intrare egală cu VDD /2 determină o tensiune de ieşire egală cu VDD /2. 2) Înainte ca M3 să intre în conducţie, tensiunea de ieşire are valoarea VDD iar VDS3 = Vout - VA = 7VDD /9. Când tensiunea de intrare trece cu puţin peste pragul 5VDD /9 (> VDD /2), tensiunea de ieşire scade brusc sub valoarea VDD /2 deoarece M3 comută din blocare în regiunea de saturaţie a curentului de drenă şi apoi, după blocarea tranzistorului M4, intră în regiunea liniară de funcţionare. După ce Vin depăşeşte valoarea 2VDD /3 tranzistorul M5 se blochează iar prin M6, polarizat în regiunea de saturaţie, tensiunea nodului B se fixează la valoarea VB = Vout + *VT6* = VDD /3. Micşorarea tensiunii de intrare sub valoarea 2VDD /3 determină funcţionarea tranzistoarelor M5, M6 în regiunea de saturaţie iar tensiunea în nodul B creşte. Din egalitatea ID5 = ID6 se obţine 4(VDD - Vin - *VT5*)2 = (VB - Vout - *VT6*)2 Y VB = 5VDD /3 - 2Vin.

(4.49)

Ecuaţia 4.49 este valabilă cât timp VB # Vin + VDD /3, adică până ce tensiunea de intrare, în scădere, atinge valoarea 4VDD /9; în acel moment tensiunea în nodul B devine 7VDD /9 iar tranzistorul M4 se află la limita intrării în conducţie. Depăşirea pragului 4VDD /9 de către Vin determină conducţia în saturaţie a tranzistorului M4, creşterea bruscă a tensiunii de ieşire peste valoarea VDD /2, blocarea lui M6, intrarea în conducţie a tranzistorului M1 şi blocarea lui M3. Nodul de ieşire se conectează la VDD prin M4-M5. Tensiunile de tranziţie ale circuitului sunt Vtr+ = 5VDD /9 şi Vtr- = 4VDD /9 iar tensiunea de histerezis are valoarea VDD /9. Tensiunile de tranziţie ale circuitului din fig.4.96 depind de tensiunile de prag şi de dimensiunile tranzistoarelor. Dacă VTn = *VTp* = VT şi W2 = W3 = 4W1 , W4 = W5 = 4W6, W6 = 3,5W1 atunci se obţin pragurile Vtr+ = (VDD + 2VT)/3 şi Vtr- = (2VDD - 2VT)/3.

(4.50)

Condiţia de funcţionare a circuitului din fig.4.96 în regim de trigger Schmitt este Vtr+ > Vtr-, adică VT > VDD /4. În fig.4.97 sunt desenate caracteristicile statice

327


de transfer în tensiune corespunzătoare următoarelor cazuri: VT = VDD /5, VT = VDD/4 şi VT = VDD /3. Valorile tensiunilor (Vtr+ , Vtr-) calculate cu relaţiile 4.50 sunt (7VDD /15, 8VDD /15), (VDD /2, VDD /2) şi respectiv (5VDD /9, 4VDD /9). În primul caz Vtr+ şi Vtr- nu sunt tensiuni de tranziţie (praguri) ci puncte de frângere în caracteristica de transfer în tensiune. Consumul de putere în regim static este nul, indiferent de valoarea tensiunii de prag VT ; puterea consumată în regim dinamic scade dacă VT $ VDD /4.

Figura 4.97 Dacă VTn = *VTp* = VT şi W2 = W3 = W1 , W4 = W5 = W6, W6 = 3,5W1 atunci se obţin pragurile Vtr+ = (VDD + VT)/2 şi Vtr- = (VDD - VT)/2.

(4.51)

În acest caz circuitul funcţionează ca trigger pentru orice valoare a tensiunii de prag VT (evident, mai mică decât VDD). Structura de bază a triggerului Schmitt CMOS se completează de obicei cu un etaj de ieşire, compus din buffere (inversoare), după cum se arată în fig.4.98. Tranzistoarele inversorului 2 au dimensiuni minime; acest inversor accelerează tranziţiile tensiunii de la ieşirea triggerului de bază.

Figura 4.98 Dimensiunile tranzistoarelor din schema desenată în fig.4.96 au o influenţă mai mare asupra tensiunilor Vtr- şi Vtr+ decât cea pe care o au tensiunile

328


de prag VTn şi VTp. Acest lucru constituie un avantaj din punct de vedere practic, deoarece modificarea tensiunilor de prag ale unor tranzistoare dintr-un circuit CMOS complică procesul tehnologic. Un simplu inversor CMOS (fig.4.49) cu sarcină capacitivă poate fi utilizat ca trigger Schmitt. Pentru aceasta trebuie îndeplinită condiţia VTn + *VTp* > VDD.

(4.52)

Pragurile triggerului au valorile Vtr+ = VTn şi Vtr- = VDD - *VTp*. Când tensiunea de intrare a inversorului are o valoare cuprinsă în intervalul (Vtr- , Vtr+), ambele tranzistoare se blochează; nivelul logic la ieşire este păstrat de capacitatea de sarcină a inversorului, la fel ca în funcţionarea circuitelor dinamice. Triggerele Schmitt pot fi utilizate ca celule de “memorie”. Cât timp tensiunea de intrare se menţine între pragurile Vtr- şi Vtr+ , tensiunea de ieşire nu se modifică; în cazul unui trigger neinversor nivelul logic la ieşire este H sau L după cum ultima revenire a tensiunii de intrare în gama (Vtr- , Vtr+) s-a făcut prin descreştere, respectiv prin creştere. “Controlul” informaţiei, adică înscrierea, ştergerea şi memorarea se realizează cu ajutorul tensiunii de intrare după cum se arată în diagrama din fig.4.99.

Fig.4.99 Utilizarea triggerului Schmitt ca celulă de memorie

4.6 Probleme rezolvate 1. Să se implementeze cu circuite I2L standard funcţiile logice combinaţionale f(a, b, c) = ac¯ + bc (MUX de două căi) şi g(a, b, c) = ar br c. R e z o l v a r e: Funcţiile logice elementare realizate de circuitele I2L sunt NOT şi WAND; expresiile logice prin care sunt definite funcţiile f şi g trebuie rescrise utilizând numai aceste două operaţii. În general, implementarea expresiile logice de forma “produs de sume” cu costuri minime este cea mai avantajoasă atât din


329

punct de vedere al ariei ocupate cât şi al vitezei de operare. Expresia logică “sumă de produse” cu cost minim, corespunzătoare funcţiei f este f = (a + c)(b + c¯) = ac ⋅ b c . Circuitul I2L care implementează funcţia f este reprezentat în figura următoare.

Expresia logică “sumă de produse” cu cost minim, corespunzătoare funcţiei g este g = (a ¯+b ¯ + c)(a ¯ + b + c¯)(a + b ¯ + c¯)(a + b + c) = abc ⋅ ab c ⋅ abc ⋅ ab c . Circuitul I2L care implementează funcţia g este reprezentat în figura de mai jos.

330


2. a) Să se determine circuitul CMOS standard, alcătuit dintr-un număr minim de tranzistoare, care să realizeze funcţia logică f = ad · bcd. b) Să se dimensioneze tranzistoarele circuitului astfel încât tpLH max = tpHL max. c) Să se calculeze tensiunea de comutare (tranziţie) a circuitului când la intrările a, d se menţin constante valorile logice L, respectiv H iar intrările b şi c se modifică simultan din L în H. R e z o l v a r e: a) Implementarea directă a expresiei prin care s-a definit funcţia f nu este economică; schema la nivel de poartă logică a acestui circuit este desenată în figura următoare.

Fiecare poartă logică cu i intrări conţine 2i tranzistoare iar întregul circuit conţine 16 tranzistoare. Timpul de propagare Tp cumulează întârzierile prin trei nivele de porţi elementare. Reprezentarea cea mai convenabilă a funcţiei este f = (a + bc)d. Acestei expresii logice îi corespunde structura CMOS standard următoare.

Numărul minim de tranzistoare este 8; timpul de propagare al circuitului este


331

comparabil cu timpul de propagare al unei porţi NAND3 deoarece în ambele structuri există ramuri de descărcare a capacităţii de sarcină formate din trei tranzistoare conectate în serie. b) Se consideră că toate tranzistoarele au aceeaşi lungime L a canalului. Lăţimile Wj, j = 2÷8, se aleg în raport cu lăţimea W1 a tranzistorului M1. Descărcarea nodului de ieşire se poate face în trei moduri şi anume, prin M1-M2 sau prin M1-M3-M4 sau prin M1-[M2**(M3-M4)]. Dacă se alege W2 = W1 atunci grupul M1-M2 este echivalent cu un tranzistor care are dimensiunile W1 şi 2L. Impunând acest lucru şi grupului M1-M3-M4 rezultă W3 = W4 = 2W1 (grupul de tranzistoare M3-M4 este echivalent cu tranzistorul M2). În cazul cel mai defavorabil, rezistenţa efectivă de descărcare a capacităţii de sarcină are valoarea Rn (max) = 2R1, R1 fiind rezistenţa efectivă drenă-sursă a tranzistorului M1. Încărcarea nodului de ieşire se poate face în şase moduri şi anume, prin M7 sau prin M5-M8 sau prin M6-M8 sau prin M7**(M5-M8) sau prin M7**(M6-M8) sau prin M7**[M8-(M5**M8)]; situaţia cea mai defavorabilă apare când încărcarea capacităţii de sarcină se face prin M5-M8 sau prin M6-M8. Este convenabil să se impună W5 = W6 = W8; grupurile serie M5-M8 şi M6-M8 sunt echivalente fiecare cu un tranzistor care are dimensiunile W8 şi 2L. Lăţimea optimă a tranzistorului M7 este W7 = W8 /2. Procedând astfel, rezistenţa efectivă maximă de încărcare a capacităţii de sarcină are valoarea Rp (max) = 2R8, R8 fiind rezistenţa efectivă drenă-sursă a tranzistorului M8. Condiţia tpLH max = tpHL max este echivalentă cu Rp (max) = Rn (max), de unde rezultă R1 = R8 adică W8 = 3,5W1. S-au obţinut dimensiunile W2 = W1, W3 = W4 = 2W1, W5 = W6 = W8 = 3,5W1 şi W7 = 1,75W1. c) În condiţiile precizate de enunţul problemei, tranzistoarele M2 şi M7 sunt blocate. Calculul tensiunii de tranziţie a circuitului se poate face utilizând schemele simplificate din figura următoare; se consideră că toate tranzistoarele au aceeaşi tensiune de prag, adică VTn = *VTp* = VT < VDD /2. Dacă tensiunea de intrare Vin are valori mai mici decât VT atunci tensiunile din nodurile A şi B, determinate de M1 şi respectiv M8 polarizate “la maxim” în conducţie, sunt VA = 0V şi VB = VDD deoarece tranzistorul echivalent M3, 4 este blocat iar M5, 6 este polarizat în conducţie (regiunea liniară) şi conectează ieşirea circuitului la +VDD. Dacă tensiunea de intrare Vin are valori mai mari decât VDD - VT atunci tensiunile din nodurile A şi B, determinate de M1 şi respectiv M8 polarizate “la maxim” în conducţie, sunt VA = 0V şi VB = VDD deoarece tranzistorul echivalent M5, 6 este blocat iar M3, 4 este polarizat în conducţie (regiunea liniară) şi conectează ieşirea circuitului la masă. Când Vin creşte de la valoarea VT la (VDD - VT), toate tranzistoarele (reprezentate în schemele simplificate) se află în conducţie şi ID8 = ID5, 6 = ID3, 4 = ID1; în

332


această gamă de variaţie a tensiunii de intrare se află tensiunea de tranziţie Vtr, definită de relaţia Vin = Vout. Observaţie: Prin reducerea lăţimii tranzistorului M5, 6 din schema de mai sus la jumătate se obţine un circuit cu caracteristică statică de transfer în tensiune simetrică, la care Vtr = VDD /2. În cazul de faţă Vtr > VDD /2. Dacă Vin = Vtr atunci tranzistoarele M3, 4 şi M5, 6 funcţionează în regiunea de saturaţie a curentului de drenă deoarece VGS(3, 4) = VDS(3, 4) şi VSG(5, 6) = VSD(5, 6); tranzistorul M1, având aceleaşi dimensiuni ca M3, 4 şi find polarizat cu tensiunea VGS1 = VDD > VGS(3, 4), funcţionează în regiunea liniară a curentului de drenă. De asemenea, şi tranzistorul M8 funcţionează în regiunea liniară a curentului de drenă deoarece VSD8 = VDD - VB < VDD - Vout < VDD /2 < VSG8 = VDD. Din condiţia de egalitate a curenţilor ID8 = ID5, 6 = ID3, 4 = ID1 rezultă sistemul de ecuaţii 2(VDD - VT)(VDD - VB) - (VDD - VB)2 = 2(VB - Vtr - VT)2 = = (Vtr - VA - VT)2 = 2(VDD - VT)VA - VA2 în care tensiunile VA, VB şi Vtr sunt necunoscutele. Din ecuaţia 2(VDD - VT)(VDD - VB) - (VDD - VB)2 = 2(VDD - VT)VA - VA2 rezultă VDD - VB = VA iar sistemul de ecuaţii de mai sus este echivalent cu 2(VDD - VA - Vtr - VT)2 = (Vtr - VA - VT)2 = 2(VDD - VT)VA - VA2. Fără a pierde din generalitate, se va rezova acest sistem de ecuaţii considerând că VDD = 5V şi VT = 0,7V. Se obţine 2(4,3 - VA - Vtr)2 = (Vtr - VA - 0,7)2 = 8,6VA - VA2,


333

cu soluţia Vtr = 2,75V; VA = 17V - 6Vtr = 0,5V; VB = 5V - VA = 4,5V.

3. a) Să se dimensioneze tranzistorul M1 din structura inversorului din figura următoare, în raport cu M2, astfel încât să se obţină VOL = 0,05VDD. Tensiunea de prag a celor două tranzistoare este VT = 0,7V.

b) Să se determine caracteristica statică de transfer în tensiune a inversorului şi tensiunea de comutare. R e z o l v a r e: a) Când Vin = H (–VDD) şi Vout = L = 0,05VDD, tranzistorul M1 funcţionează în regiunea liniară a curentului de drenă; M2 funcţionează permanent în regiunea de saturaţie deoarece VDS2 = VGS2 > VGS2 - VT. În regim static de funcţionare curenţii ID1 şi ID2 sunt egali: (W1/L1)·[2(Vin - VT)Vout - Vout2] = (W2/L2)·(VDD - Vout - VT)2. Înlocuind în această relaţie Vin = VDD = 5V şi Vout = 0,05VDD = 0,25V se obţine condiţia W1/L1 – 8W2/L2. Dacă L1 = L2 atunci W1 – 8W2. b) Pentru tensiuni de intrare mai mici decât VT tranzistorul M1 este blocat iar la ieşirea inversorului se obţine tensiunea Vout = VDD - VT = 4,3V = VOH. Depăşirea pragului VT de către tensiunea Vin determină intrarea în conducţie a tranzistorului M1 şi micşorarea tensiunii de ieşire. Cât timp Vout > Vin - VT, M1 funcţionează în regiunea de saturaţie a curentului de drenă iar caracteristica de transfer în tensiune este descrisă de ecuaţia 8(Vin - VT)2 = (VDD - Vout - VT)2 Y Vout – - 2,82Vin + 6,27. Această dependenţă dintre Vout şi Vin este valabilă numai pentru tensiuni de intrare cuprinse în intervalul (0,7V; 1,82V). Tensiunea de comutare a inversorului aparţine acestui interval; impunând condiţia Vout = Vin în ecuaţia de mai sus rezultă Vtr – 1,64V. Dacă Vin creşte peste valoarea 1,82V atunci tranzistorul M1 funcţionează în regiunea liniară iar caracteristica de transfer este descrisă de ecuaţia

334


16(Vin - VT)Vout - 8Vout2 = (VDD - Vout - VT)2 Y Vin – 0,56Vout + 1,15/Vout + 0,16. Caracteristica statică de transfer în tensiune este desenată în figura de mai jos.

4. Să se implementeze cu circuite CMOS statice, utilizând topologia DCVSL, funcţia logică f(a, b, c, d) definită prin tabela de adevăr următoare.

Re z o l v a r e: Grupând zerourile funcţiei, se obţine expresia “produs de sume” cu cost minim f = (b + d ¯)(b ¯ + c + d)(a + b ¯ + c¯), care se poate rescrie în forma f = ¯bd + bc¯ d ¯+a ¯bc = ¯bd + b(c¯ d ¯+a ¯c). Structura unui circuit care implementează funcţia f şi funcţia complementară ¯f = (b + d ¯)(b ¯ + c + d)(a + b ¯ + c¯) = (b + d ¯)[b ¯ + (c + d)(a + c¯)] ¯ n sunt este reprezentată în figura următoare. Reţelele de tranzistoare Bn şi B complementare din punct de vedere funcţional dar şi din punct de vedere structural; reţeaua B ¯ n se deduce din Bn cu ajutorul dualismului serie-paralel şi


335

invers. Circuitul conţine 14 tranzistoare nMOS.

¯ n din figura de mai sus nu conţin părţi identice care să poată fi Blocurile Bn şi B utilizate în comun. În general, există mai multe posibilităţi de transformare echivalentă a reţelei de tranzistoare B ¯ n astfel încât aceasta să conţină grupuri de tranzistoare conectate şi comandate la fel ca în reţeaua Bn. În urma unor astfel ¯ n rămân complementare din punct de vedere de transformări blocurile Bn şi B funcţional dar nu şi structural; dualismul serie-paralel nu se mai aplică. ¯ n are ca scop reducerea numărului de “Forţarea” părţilor identice între Bn şi B tranzistoare utilizate pentru implementarea perechii de funcţii (f, ¯f ), adică reducerea consumului de arie. În acest sens, o expresie logică mai avantajoasă pentru funcţia ¯f se obţine prin gruparea zerourile din tabela de adevăr complementară, reprezentată mai jos:

¯ + b(c¯d + ac). ¯f = (b + d)(b ¯+c+d ¯)(a ¯+b ¯ + c¯) = b ¯d ¯+a ¯c); pot fi utilizate în comun Această expresie se aseamănă cu f = ¯bd + b(c¯ d

336


de către blocurile Bn şi B ¯ n 4 tranzistoare nMOS, după cum se arată în figura următoare, iar circuitul conţine numai 10 tranzistoare nMOS.

5. a) Să se determine valoarea maximă a rezistenţei R astfel încât circuitul din figura de mai jos să “oscileze”. Pragurile triggerului Schmitt inversor TTL sunt Vtr+ = 1,4V şi Vtr- = 1,1V. b) Să se calculeze perioada tensiunii Vout dacă R = 390Ω.

R e z o l v a r e: a) Această schemă este una tipică de oscilator cu trigger Schmitt (vezi fig.4.93). În regim normal de funcţionare tensiunea de intrare Vin creşte până la

337


1,4V şi scade până la 1,1V. Schemele simplificate de încărcare şi de descărcare a condensatorului C sunt desenate în figura următoare.

Curentul de intrare al porţii TTL se calculează cu relaţia I1 = (VCC - VBE(on) - Vin)/R1 = (4,3V - Vin)/4kΩ. Condensatorul C se descarcă numai dacă curentul I6, absorbit de tranzistorul Q6 saturat prin rezistorul R, este mai mare decât curentul I1: (Vin - VCE6(sat))/R > (VCC - VBE(on) - Vin)/R1 Y R <

Vin − 0,1 R1 . 4,3 − Vin

În această relaţie tensiunea de intrare Vin are valori în intervalul [1,1V; 1,4V]. Situaţia cea mai defavorabilă descărcării condensatorului C apare când Vin = 1,1V; înlocuind această valoare în condiţia de mai sus se obţine Rmax < 952Ω. b) Când condensatorul C se încarcă, tranzistorul Q7 funcţionează în saturaţie. Dacă Q7 ar opera în regim activ normal atunci I7 – (VCC - VBE7(on) - VD3(on) - Vin)/R = (3,6V - Vin)/R, VBC7 – R9I7 = (3,6V - Vin )·R9/R > 0,73V Y saturaţie. Condensatorul se încarcă de la valoarea iniţială 1,1V către valoarea finală 4,3V prin R1**(R9 + R) = 460Ω (s-a neglijat tensiunea VCE7(sat) şi curentul de bază al tranzistorului Q7), cu constanta de timp τ = 460Ω·100nF = 46µs: Vin ( t ) = 4,3 + (11 , − 4,3)e − t /τ = 4,3 − 3,2e − t /τ .

Încărcarea durează până când Vin atinge pragul Vtr+ = 1,4V: Vin(t1) = 1,4V Y t1 = τln(3,2/2,9) – 4,5µs. În intervalul de timp t1 tensiunea de ieşire creşte uşor, de la valoarea iniţială

338


3,5V la valoarea 3,575V; aceste valori rezultă din relaţia R Vout = Vin + ( 4,3 − Vin ) . R + R9 Descărcarea condensatorului C se face de la valoarea iniţială 1,4V către valoarea finală VCE6(sat) + 4,2·R/(R + R1) – 0,47V prin R**R1 = 355Ω, cu constanta de timp θ = 355Ω·100nF = 35,5µs: Vin ( t ) = 0,47 + (1,4 − 0,47)e − t /θ = 0,47 + 0,93e − t /θ .

Descărcarea durează până când Vin atinge pragul Vtr- = 1,1V: Vin(t2) = 1,1V Y t2 = θln(0,93/0,63) – 13,8µs. Tensiunile Vin şi Vout au perioade egale cu T = t1 + t2 = 18,3µs. Variaţiile în timp ale acestora sunt reprezentate în figura următoare.

6. Circuitul din figura următoare este un trigger Schmitt NMOS. Parametrii tranzistoarelor sunt W1 = W2 = W4 = W, W3 = 10W, VT1 = VT2 = VT3 = +1V, VT4 = -2V; toate tranzistoarele au aceeaşi lungime a canalului L = W şi transconductanţa K’. Să se calculeze pragurile triggerului şi să se deseneze caracteristica statică de transfer în tensiune. R e z o l v a r e: Tranzistorul M4 se află în conducţie pentru orice valoare a tensiunii de intrare deoarece VGS4 = 0V > -2V. Dacă Vin = 0V, nodul A este conectat la masă prin M1 şi M2 polarizate în conducţie; tranzistorul M3 este blocat iar nodul de ieşire se conectează prin M4


339

la VDD (Vout = VOH = 5V). Creşterea tensiunii de intrare determină creşterea tensiunii VA; tensiunea Vin este “divizată” de tranzistoarele M1 şi M2. Când tensiunea de intrare, în creştere, atinge pragul Vtr+ atunci VA = 1V şi tranzistorul M3 se află la limita intrării în conducţie. În acest moment tranzistorul M2 funcţionează în regiunea liniară deoarece VDS2 = 1V < VGS2 - VT2 = 4V. Presupunând că şi M1 funcţionează în regiunea liniară, din egalitatea curenţilor ID1 = ID2 se obţine: (VDD - VA - VT1)(Vin - VA) - (Vin - VA)2/2 = (Vout - VT2)VA - VA2/2; Vout = 5V; 6(Vin - 1) - (Vin - 1)2 = 7; Vin2 - 8Vin + 14 = 0 Y Vin – 2,58V Y Vtr+ = 2,58V. Ipoteza că M1 funcţionează în regiunea liniară este adevărată: VDS1 = 1,58V < VGS1 - VT1 = 3V. Depăşirea uşoară a pragului Vtr+ de către tensiunea de intrare determină scăderea bruscă a tensiunii de ieşire datorită reacţiei pozitive dintre M2 şi M3. Intrarea în conducţie a tranzistorului M3 determină o reducere a tensiunii Vout care, fiind tensiune de comandă pentru tranzistorul M2, determină o creştere a rezistenţei drenă-sursă2 şi implicit o creştere a tensiunii din nodul A; prin aceasta se accentuează conducţia tranzistorului M3 şi reducerea curentului prin M2 ş.a.m.d., până când M2 se blochează iar VA devine egală cu Vin. Cu VA = Vin – 2,58V, tranzistoarele M3 şi M4 funcţionează în regiunea liniară şi respectiv în regiunea de saturaţie a curentului de drenă (această ipoteză se poate verifica după determinarea tensiunii de ieşire). Din egalitatea ID3 = ID4 rezultă: 10(VA - VT3)Vout - 5Vout2 = (VGS4 - VT4)2/2; 5Vout2 - 15,8Vout + 2 = 0 Y Vout = 0,13V. Tensiunea de intrare cu valoare cuprinsă între 2,58V şi 4V se transmite integral nodului A; dacă Vin creşte peste 4V, tensiunea VA rămâne “blocată” la 4V iar

340


tensiunea de ieşire este soluţia ecuaţiei: 10(VA - VT3)Vout - 5Vout2 = (VGS4 - VT4)2/2; 5Vout2 - 30Vout + 2 = 0 Y Vout = VOL – 0,06V. Micşorând tensiunea de intrare de la 5V la 4V, nivelul Vout = VOL = 0,06V se păstrează. Dacă Vin coboară sub 4V atunci se micşorează curentul prin M3 (deoarece VA = Vin) şi creşte tensiunea de la ieşirea circuitului. Tensiunea de la ieşirea triggerului are valoarea 0,66V când Vin ajunge la 2,58V. Când Vout atinge valoarea 1V, tranzistorul M2 se află la limita intrării în conducţie. Presupunând că în acest moment M3 funcţionează în saturaţie, din egalitatea ID3 = ID4 rezultă: 5(VA - VT3)2 = (VGS4 - VT4)2/2 Y VA = 1,63V Y Vtr- = 1,63V. Ipoteza că M3 funcţionează în regiunea de saturaţie este adevărată: VDS3 = 1V > VGS3 - VT3 = 0,63V. Dacă tensiunea de intrare scade uşor sub valoarea Vtr- atunci tensiunea de ieşire creşte brusc la 5V deoarece M2 intră în conducţie şi reduce tensiunea VA, curentul prin M3 se micşorează, tensiunea de ieşire creşte, curentul prin M2 creşte ş.a.m.d., până când VA scade sub 1V iar tranzistorul M3 se blochează. Valoarea la care ajunge tensiunea VA datorită acestei reacţii pozitive se determină din ecuaţia următoare, în care Vin = 1,63V şi Vout = 5V: (VDD - VA - VT1)(Vin - VA) - (Vin - VA)2/2 = (Vout - VT2)VA - VA2/2; VA2 - 8VA + 5,2 = 0 Y VA = 0,71V. S-a considerat că tranzistoarele M1 şi M2 funcţionează în regiunea liniară, ceea ce se verifică prin rezultatul obţinut. Caracteristica statică de transfer în tensiune a circuitului este reprezentată în figura de mai jos.


341

7. Inversoarele din circuitul reprezentat în figura următoare sunt CMOS. Să se determine caracteristica statică de transfer în tensiune Vout(Vin).

R e z o l v a r e: Tensiunea din nodul A depinde de tensiunea de intrare Vin şi de tensiunea din nodul B, în conformitate cu relaţia:

VA =

R2 R1 Vin + VB . R1 + R 2 R1 + R 2

Dacă R1 + R2 are valori suficient de mari atunci, pentru orice valoare a tensiunii de intrare, tensiunea VB are fie nivelul LOW – 0V fie nivelul HIGH – VDD. Aplicând la intrarea circuitului o tensiune suficient de mică (eventual negativă), în nodurile A şi B se obţin tensiunile VA < Vtr1 şi VB – 0 iar Vout = VDD; Vtr1 este tensiunea de comutare sau de tranziţie a inversorului 1. În această situaţie

VA =

R2 Vin . R1 + R 2

Când tensiunea de intrare, în creştere, atinge nivelul Vtr+ atunci tensiunea VA ajunge la valoarea Vtr1:

Vtr + = (1 +

R1 ) ⋅ Vtr1 . R2

Depăşirea uşoară a pragului de tensiune Vtr+ de la intrarea circuitului, determină schimbarea nivelelor logice la ieşirile celor două inversoare (Vout = 0 şi VB = VDD) şi o creştere bruscă a tensiunii din nodul A de la Vtr1 la valoarea:

VA = Vtr1 +

R1 VDD . R1 + R 2

Creşterea în continuare a tensiunii Vin până la valoarea VDD nu afectează nivelele logice existente la ieşirile inversoarelor.

342


Când tensiunea de intrare, în scădere, atinge nivelul Vtr- atunci tensiunea VA ajunge din nou la valoarea Vtr1:

Vtr1 =

R2 R1 R Vtr − + VDD Y Vtr − = Vtr + − 1 VDD . R1 + R 2 R1 + R 2 R2

Depăşirea uşoară a pragului Vtr- de către Vin determină Vout = VDD, VB = 0 şi scăderea bruscă a tensiunii din nodul A de la Vtr1 la valoarea:

VA = Vtr1 −

R1 VDD . R1 + R 2

Scăderea în continuare a tensiunii Vin până la valoarea 0 nu afectează nivelele logice existente la ieşirile inversoarelor. Caracteristica de transfer în tensiune a acestui trigger Schmitt este desenată în figura de mai jos.

Tensiunea de histerezis VH nu depinde de parametrii inversoarelor, ceea ce constituie un avantaj. Pragurile Vtr- şi Vtr+ depind însă de tensiunea de comutare a inversorului 1. Dacă Vtr1 <

R1 VDD , atunci tensiunea de prag Vtr- are o valoare negativă. R1 + R 2

Dacă Vtr1 = VDD /2 şi R2 = 2R1, atunci caracteristica de transfer în tensiune este simetrică: Vtr+ = 3VDD /4, Vtr- = VDD /4 şi VH = VDD /2. Schema din enunţul problemei poate fi modificată pentru a obţine şi alte relaţii de control asupra tensiunilor de prag decât cele determinate mai sus. Un exemplu este prezentat în figura următoare; pentru simplitatea calculelor se consideră că dioda D este ideală (VD(on) = 0V). La creşterea tensiunii de intrare de la 0 către +VDD , dioda este blocată până când Vin atinge pragul Vtr+ = Vtr1; depăşirea uşoară a acestei valori determină tranziţia LYH în nodul B, intrarea în conducţie a diodei şi creşterea bruscă a tensiunii


343

VA. La scăderea tensiunii de intrare de la VDD către 0, dioda D se află în conducţie până când Vin atinge pragul

Vtr − = Vtr1 −

R1 VDD . R2

Depăşirea uşoară a acestui prag determină tranziţia HYL în nodul B, blocarea diodei şi scăderea bruscă a tensiunii VA.

8. Să se reprezinte grafic variaţia în timp a tensiunii Vout generate de circuitul din figura următoare, considerând că R1C1 = 5R2C2 >> tp (timpul de propagare al unei porţi). Toate porţile logice sunt CMOS şi au aceeaşi tensiune de comutare Vtr = VDD /2; se aproximează nivelele logice L şi H de la ieşirile porţilor cu 0 şi respectiv cu VDD. Rezistenţele de limitare a curenţilor prin diodele de protecţie de la intrările inversorului 1 şi a porţii NAND2 sunt mult mai mari decât R1 şi respectiv R2.

R e z o l v a r e: Circuitul este format din două astabile. Tensiunea periodică v1 generată de astabilul compus din inversoarele 1 şi 2 reprezintă comanda de autorizare pentru astabilul realizat cu porţile 3 şi 4. Factorul de umplere şi perioada tensiunii dreptunghiulare v1, calculate cu ajutorul relaţiilor 4.38-4.39, sunt η1 = 1/2 şi respectiv T1 = 2R1C1ln3. Autorizarea şi blocarea astabilului care generează tensiunea Vout se realizează alternativ, pe intervale de timp egale cu

344


R1C1ln3. Cât timp v1 = L, se obţine Vout = L. Imediat după ce are loc tranziţia HYL a tensiunii Vout, cauzată de tranziţia HYL a tensiunii v1 (vezi fig.4.90), este posibil ca v2 să ajungă la valoarea minimă -VDD /2. Durata R1C1ln3 în care v1 se menţine la nivelul L este suficient de mare pentru ca tensiunea v2 să crească de la valoarea -VDD /2 până la +VDD: v 2 ( t ) = VDD − 1,5VDD ⋅ e − t /θ , θ = R 2 C 2 ; v 2 ( R 1C1ln3) = VDD − 1,5VDD ⋅ e − 5ln3 – VDD - 0,006·VDD – VDD.

Astfel, în momentul tranziţiei LYH a tensiunii v1, tensiunea v2 are valoarea +VDD. În continuare, pe un interval de timp egal cu R1C1ln3, tensiunile v2 şi Vout se modifică după cum se arată în figura de mai jos.

Variaţia în timp a tensiunii v2 este descrisă, pe porţiuni, cu relaţii de forma

v 2 ( t ) = V final + (Vinitial − V final ) ⋅ e − t /θ , θ = R 2 C 2 .


345

De exemplu, pentru primul “segment” de exponenţială Viniţial = 2VDD şi Vfinal = 0; în momentul t1 tensiunea v2 atinge valoarea Vtr = VDD/2 şi se declanşează tranziţiile la ieşirile porţilor 3 şi 4. Tranziţiile tensiunii de la ieşirea porţii 4 se transmit integral prin condensatorul C2 în tensiunea v2. Duratele t1, t2 şi t3 ale impulsurilor de tensiune generate la ieşirea circuitului au valorile R2C2ln4, R2C2ln3 şi respectiv R2C2ln(4/3).

9. a) La intrarea circuitului reprezentat în figura următoare, denumit “monostabil”, se aplică un impuls de tensiune HIGH cu durata θ. Porţile 1 şi 2 sunt CMOS, au timpul de propagare tp şi tensiunea de comutare Vtr = VDD /2. Să se determine răspunsul Vout în funcţie de θ; se consideră că RC >> tp.

b) Să se determine răspunsul monostabilului la două impulsuri de comandă succesive, fiecare având durata θ 0 (2tp; 0,7RC). Al doilea impuls de comandă se aplică după un interval de timp τ faţă de sfârşitul primului impuls. R e z o l v a r e: a) Dacă tensiunea de intrare se menţine la nivelul L oricât de mult timp, atunci şi Vout = L; aceasta este starea “stabilă” a circuitului. Cu Vin = L, nivelul tensiunii de ieşire este H dacă şi numai dacă v > Vtr; această stare este însă “instabilă” deoarece v tinde exponenţial la 0. Circuitul trece din starea stabilă în starea instabilă dacă impulsul aplicat la intrare are energie suficientă, adică are o durată θ $ 2tp. În figura următoare sunt reprezentate variaţiile în timp ale tensiunilor Vout şi v declanşate de un impuls cu durata θ 0 (2tp; 0,7RC). Salturile tensiunii Vout se transmit prin condensatorul C în nodul v. Scăderea tensiunii v de la valoarea iniţială VDD către valoarea finală 0 este descrisă de relaţia v ( t ) = VDD e − t / RC .

Revenirea circuitului înapoi în starea stabilă are loc atunci când v atinge valoarea Vtr1. Durata stării instabile nu depinde de durata impulsului de

346


comandă ci numai de raportul Vtr /VDD şi de componentele R, C; în cazul particular Vtr1 = VDD /2 se obţine T = RCln2 – 0,7RC. Dacă θ > 0,7RC atunci T = θ; tensiunea v scade sub valoarea Vtr1 în intervalul de timp θ iar când are loc tranziţia HYL a tensiunii de ieşire, v depăşeşte nivelul Vtr - VDD. Cea mai mică valoare posibilă a tensiunii v este -VDD. Rezistorul R* limitează curentul prin diodele circuitului de protecţie de la intrarea porţii 1; valoarea acestui curent nu trebuie să depăşească 10 mA. Revenirea tensiunii v la 0 de la valorile negative se face exponenţial, cu constanta de timp R*C; din acest punct de vedere este de dorit ca R* să aibă o valoare cât mai mică. b) Dacă 2θ + τ < 0,7RC atunci răspunsul monostabilului este identic cu cel reprezentat în figura de mai sus; altfel spus, al doilea impuls de comandă nu are nici un efect asupra impulsului generat la ieşirea circuitului. Dacă θ + τ < 0,7RC < 2θ + τ atunci se generează un singur impuls de ieşire, cu durata T = 2θ + τ. Dacă θ + τ > 0,7RC, adică cel de-al doilea impuls de comandă se aplică după ce monostabilul a revenit în starea stabilă, atunci răspunsul este format din două impulsuri. Sunt posibile două situaţii: - intervalul de timp τ dintre impulsurile de comandă este suficient de mare astfel încât v = 0 în momentul aplicării celui de-al doilea impuls; În acest caz monostabilul răspunde în mod identic la cele două comenzi, adică cu câte un impuls de durată T = 0,7RC.


347

- al doilea impuls de comandă se aplică imediat după revenirea monostabilului în starea stabilă, când tensiunea v are o valoare negativă. Această situaţie este reprezentată grafic în figura de mai jos. La primul impuls de comandă monostabilul generează un impuls cu durata T1 = 0,7RC; al doilea impuls generat are o durată T2 < 0,7RC dependentă de τ, θ, R, R*, C şi de raportul Vtr /VDD.

10. În figura următoare este reprezentată caracteristica ID(VDS) a unui tranzistor nMOS cu canal indus, polarizat cu tensiunea maximă VGS = VDD. Rezistenţa efectivă drenă-sursă se aproximează cu relaţia “standard” Rn = 0,5(VA/IA + VB/IB).

348


Punctele A şi B de pe caracteristica ID(VDS) sunt situate în regiunea de saturaţie a curentului de drenă şi respectiv la mijlocul regiunii liniare. Să se determine rezistenţele drenă-sursă Rn şi Rp ale tranzistoarelor cu canal n şi respectiv p, considerând VDD = +5V; W/L = 1,5; Kn’ = 73µA/V2; VTn = 0,7V; Kp’ = 21µA/V2; VTp = -0,8V. R e z o l v a r e: Curenţii IA şi IB au expresiile următoare: IA =

3 W 1 W K ' (VDD − VT ) 2 , I B = K ' (VDD − VT ) 2 . L 8 L 2

Formula de aproximare a rezistenţei drenă-sursă devine: R=

5V − 2 VT 1 . ⋅ DD 3K ' (W / L ) (VDD − VT ) 2

Se obţin rezultatele Rn – 5,8·L/W [kΩ] – 3,9kΩ şi Rp – 21·L/W [kΩ] – 14kΩ. Aceste rezistenţe se măresc dacă se reduce tensiunea de alimentare; de exemplu, dacă VDD = +3,3V atunci Rn – 10,2·L/W [kΩ] şi Rp – 37,8·L/W [kΩ].

11. Circuitul desenat în figura următoare, compus din 3 inversoare CMOS conectate în serie, are ca sarcină 2 intrări TTL-LS. Se consideră că: - WLgox /tox = 0,8fF (adică 0,8·10-15F), unde W şi L reprezintă dimensiunile minime ale unui tranzistor MOS; - Kn’ = 73µA/V2; VTn = 0,7V; Kp’ = 21µA/V2; VTp = -0,8V; - capacitatea unei intrări TTL-LS este de 5pF.

a) Să se calculeze tensiunea VOL de la ieşirea lanţului de inversoare. Dimensiunile celor 6 tranzistoare MOS sunt indicate în figură; de exemplu, 5/2 înseamnă o lăţime egală cu 5W şi o lungime egală cu 2L. b) Utilizând modelul RC al inversorului CMOS (vezi fig.4.52), să se determine timpii de propagare tpLH şi tpHL de la nodul Vin la nodul Vout.


349

c) Să se recalculeze tpLH şi tpHL, considerând că inversorul 3 este comandat direct de către inversorul 1. R e z o l v a r e: a) Schema simplificată pentru calculul tensiunii VOL, în regim de funcţionare static, este desenată în figura de mai jos. Tranzistorul nMOS din inversorul 3 funcţionează în regiunea liniară.

0,073·20/3·(4,3VOL - 0,5VOL2) = 2·(4,6 - VOL)/20; VOL2 - 9VOL + 1,89 = 0 Y VOL = 0,21V. b) Rezistenţele efective drenă-sursă ale tranzistoarelor celor 3 inversoare CMOS, calculate cu relaţiile Rn = 5,8·L/W [kΩ] şi Rp = 21·L/W [kΩ], au valorile: Rn1 = 3,86kΩ, Rn2 = 2,32kΩ, Rn3 = 0,87kΩ, Rp1 = 7kΩ, Rp2 = 2,8kΩ şi Rp3 = 2,1kΩ. Sarcinile capacitive parazite cu care sunt încărcate inversoarele sunt: C1 = 62,4fF, C2 = 212fF şi C3 = 10,12pF. Utilizând relaţiile 4.23, se obţin următoarele valori pentru timpii de propagare: tpLH1 = Rp1C1 = 436,8ps, tpHL1 = Rn1C1 = 240,8ps, tpLH2 = Rp2C2 = 593,6ps, tpHL2 = Rn2C2 = 491,8ps, tpLH3 – (Rp3**10kΩ)C3 = 17,563ns, tpHL3 = Rn3C3 = 8,804ns, tpLH = tpLH1 + tpHL2 + tpLH3 – 18,5ns, tpHL = tpHL1 + tpLH2 + tpHL3 – 9,6ns, tp = 0,5·(tpLH + tpHL) – 14ns. c) Sarcina capacitivă şi timpii de propagare ai inversorului 1 sunt: C1* = (18 + 1,5·150)·0,8fF = 194,4fF, tpLH1 = Rp1C1* = 1,360ns, tpHL1 = Rn1C1* = 0,75ns.

350


Rezultă tpLH = tpHL1 + tpLH3 – 18,3ns, tpHL = tpLH1 + tpHL3 – 10,2ns, tp = 14,25ns. Prin eliminarea inversorului 2 s-a obţinut o creştere nesemnificativă a timpului de propagare tp, de la 14ns la 14,25ns.

4.7 Probleme propuse spre rezolvare 1. Să se implementeze sumatorul elementar de 1 bit: a) cu circuite I2L, b) cu circuite CMOS, utilizând topologia DCVSL.

2. a) Să se determine funcţia logică F(a, b, c, d, e) realizată de circuitul din figura următoare.

b) Să se calculeze tensiunea de comutare a circuitului când variabilele b şi d se menţin constante, la nivelele logice H şi respectiv L, iar variabilele ace se modifică din LLL în HHH. c) Să se calculeze, utilizând modelul RC, timpii de propagare asociaţi cu tranziţiile abcde = LLLLL Y HHHHH Y LHLHHH. Se consideră Kn’ = 73µA/V2; VTn = 0,7V; Kp’ = 21µA/V2; VTp = -0,8V şi WLgox/tox = 0,8fF, unde W şi L reprezintă dimensiunile minime ale unui tranzistor MOS.


351

3. Să se dimensioneze tranzistoarele super bufferului nMOS reprezentat în fig.4.83 şi să se determine caracteristica statică de transfer în tensiune, considerând Kn’ = 73µA/V2; VTn = 0,7V; Kp’ = 21µA/V2; VTp = -0,8V; VDD = 5V. 4. Circuitul din figura de mai jos este un astabil cu inversoare CMOS, alimentate cu VDD = +5V. Să se determine perioada de oscilaţie şi să se reprezinte grafic variaţiile în timp ale tensiunilor v1, v2, v3, v4, considerând Kn’ = 73µA/V2; VTn = 0,7V; Kp’ = 21µA/V2; VTp = -0,8V; (W/L)p = 4·(W/L)n = 10; VD(on) = 0,7V.

5. a) Să se calculeze pragurile şi tensiunea de histerezis ale triggerului Schmitt din figura următoare în funcţie de rezistenţa R.

b) Să se determine valoarea rezistenţei R la care se anulează tensiunea de histerezis. c) Să se reprezinte grafic caracteristica de transfer Vout(Vin) pentru o valoare a rezistenţei R mai mare decât cea determinată la punctul b. d) Să se repete punctele a, b, c considerând că R este conectat în emitorul tranzistorului Q2.

6. Să se calculeze pragurile triggerului Schmitt TTL reprezentat în fig.4.95; să se repete aceste calcule presupunând că scurtcircuitul dintre baza

352


şi colectorul tranzistorului Q1 nu este realizat.

7. Poarta XOR şi inversorul din circuitul reprezentat în figura următoare sunt CMOS; caracteristica statică de transfer în tensiune a inversorului este simetrică. La intrarea circuitului se aplică o tensiune dreptunghiulară cu perioada T şi factorul de umplere η. Să se determine răspunsul Vout(t) în funcţie de T, η şi constanta de timp RC; se consideră că T şi produsul RC au valori mult mai mari decât timpii de propagare ai celor două porţi logice.

8. a) La intrarea unui inversor cu tensiunea de comutare egală cu VDD/2 se aplică tensiunea reprezentată în diagrama de mai jos. Să se determine răspunsul inversorului, neglijând timpul de propagare tp.

b) Oscilaţiile din tensiunea de comandă Vin, care apar imediat după ce au loc tranziţiile LYH şi HYL, sunt nedorite; aceste oscilaţii pot să fie “filtrate” cu ajutorul unui inversor de tip trigger Schmitt. Cunoscând amplitudinea oscilaţiilor, să se precizeze valorile pragurilor triggerului astfel încât răspunsul acestuia să nu conţină erori.


353

Cap.5 TESTAREA CIRCUITELOR COMBINAŢIONALE

Fiecare operaţie dintr-un flux tehnologic de fabricare a circuitelor integrate, de la creşterea siliciului sau a altui substrat semiconductor şi până la încapsulare, are un anumit grad de imperfecţiune. Eficienţa economică a fabricaţiei este cu atât mai mare, şi respectiv costul unui circuit este cu atât mai mic, cu cât randamentul global este mai mare; randamentul reprezintă raportul dintre numărul de produse bune şi numărul total de produse prelucrate. În cazul tehnologiilor avansate, care includ procese neconvenţionale mai puţin “maturizate”, randamentul este mic. Pe măsură ce gradul de control al unei tehnologii creşte, factorii generatori de chip-uri nefuncţionale sau de plachete întregi cu chip-uri nefuncţionale sunt fie eliminaţi, fie “minimizaţi”, iar randamentul creşte. Chiar şi în cazul în care dificultăţile de fabricare sunt depăşite, adică toţi parametrii tehnologici şi electrici se încadrează în domeniul specificat şi garantat de tehnologie, pot să apară plachete cu chip-uri defecte sau loturi de plachete defecte. Astfel de erori se datorează faptului că în proiectare s-au omis abaterile normale ale parametrilor de proces în jurul valorilor nominale şi corelaţiile dintre variaţiile unor parametri. Cu cât un sistem electronic este mai sensibil la variaţiile normale ale procesului tehnologic, cu atât randamentul este mai mic. Circuite cu arii şi complexităţi egale pot să aibă randamente diferite datorită sensibilităţilor diferite la variaţiile procesului. Creşterea randamentului necesită un efort comun din partea proiectantului şi a tehnologului; primul identifică parametrii la care circuitul este sensibil iar al doilea optimizează atât valorile nominale cât şi domeniile de variaţie ai parametrilor respectivi. Comportarea sistemelor proiectate trebuie simulată în “condiţiile cele mai defavorabile”, adică pentru toate combinaţiile critice de valori limită ale parametrilor tehnologici. De exemplu, în cazul circuitelor MOS tensiunea de prag VT şi lungimea canalului L sunt doi parametri tehnologici de bază care influenţează viteza de operare şi puterea disipată; combinaţia VT max, Lmax este critică pentru viteza de operare iar combinaţia VT min, Lmin este critică pentru puterea disipată. Validarea unui proiect şi trecerea la producţia de serie se face numai după procesarea unui număr suficient de loturi de plachete şi obţinerea unui randament satisfăcător şi stabil.

354

Cap.5 Testarea circuitelor combinaţionale

Imediat după fabricare, circuitele integrate sunt supuse unor condiţii de funcţionare severe care accelerează mecanismele de defectare. Această operaţie poartă denumirea burn-in şi are rolul de a forţa defectarea circuitelor mai puţin fiabile cum ar fi acelea care conţin găuri în oxid, contaminări, fisuri, scurtcircuite parţiale, suduri imperfecte etc. Identificarea chip-urilor defecte este o operaţie care creşte în dificultate pe măsură ce procesul de fabricare se apropie de faza finală deoarece pe de o parte complexitatea chip-urilor creşte iar pe de altă parte, după încapsulare, accesul în interiorul chip-urilor se poate face numai prin intermediul pinilor. O schemă generală de verificare sau de testare a circuitelor integrate digitale, după operaţia burn-in sau după o anumită durată de exploatare, este ilustrată în fig.5.1.

Fig.5.1 Schemă convenţională de testare a circuitelor logice Blocul de alimentare asigură tensiunile necesare funcţionării circuitului sub test (CST) în conformitate cu specificaţiile de proiectare. De asemenea, acest bloc măsoară puterea statică şi puterea dinamică consumată; dacă valorile acestor doi parametri sunt mai mari decât cele maxime ise, atunci în CST există defecte fizice şi/sau erori de proiectare. Generatorul de teste furnizează stimulii sau testele electrice care să exerseze cât mai bine toate modurile de operare şi/sau funcţiile logice implementate de către circuitul supus verificării. Un test reprezintă o combinaţie de n biţi care se menţine temporar la cei n pini de intrare ai CST. Frecvenţa de schimbare a testelor nu trebuie să depăşească viteza maximă de operare a CST. Răspunsul CST la fiecare test este comparat bit cu bit cu răspunsul corect, determinat în etapele de simulare ale proiectării şi stocat de obicei într-un circuit de memorie.


355

Generatorul de răspunsuri corecte funcţionează sincronizat cu generatorul de teste. Comparatorul detectează orice neconcordanţă dintre răspunsurile CST şi răspunsurile corecte. Dacă se întâmplă acest lucru înseamnă că în CST există cel puţin un defect fizic; altfel, dacă toate răspunsurile CST la testele aplicate coincid cu cele corecte, nu se poate garanta că CST este bun ci doar că “este bun cu o anumită probabilitate” sau cu un anumit nivel de încredere. Această probabilitate este cu atât mai mare cu cât CST este mai bine exersat sau stimulat. Testarea circuitelor logice combinaţionale este considerabil mai simplă decât a celor secvenţiale. O testare “aproape completă” a unui circuit combinaţional cu n pini de intrare (denumiţi în continuare şi intrări primare) este testarea exhaustivă; aceasta constă în aplicarea tuturor testelor distincte, adică 2n combinaţii de n biţi. Nivelul de încredere în rezultatul testării exhaustive se apropie de 100%. Observaţie: Anumite defecte fizice, cum ar fi scurtcircuitele între conexiuni pe care se propagă semnale logice, creează bucle de reacţie nedorite care determină modificări esenţiale în funcţionarea circuitelor combinaţionale, cum ar fi apariţia oscilaţiilor şi/sau memorarea unor valori logice interne. Funcţia de memorare este specifică circuitelor secvenţiale. Valorile memorate influenţează în general răspunsurile. Detecţia defectelor care creează bucle de reacţie necesită o anumită ordine de aplicare a testelor şi eventual repetarea unor teste, ceea ce înseamnă că nu este garantată prin testare exhaustivă. Acest lucru justifică faptul că testarea exhaustivă a unui circuit combinaţional nu este completă ci aproape completă. Generatoarele de teste exhaustive sunt circuite relativ simple şi pot să furnizeze testele cu o frecvenţă care se poate regla uşor, de la valori relativ mici până la frecvenţa maximă de operare a CST. Un alt avantaj al testării exhaustive este posibilitatea de utilizare a unor modele funcţionale pentru CST, mult mai simple în comparaţie cu modelele structurale. Testarea exhaustivă nu este însă practică în cazul circuitelor care au un număr mare de intrări primare deoarece atât durata de testare cât şi capacitatea memoriei generatorului de răspunsuri corecte pot fi exagerat de mari. De exemplu, considerând că testele se aplică cu o frecvenţă de 100 MHz (adică 100 milioane de teste pe secundă) iar numărul de intrări primare n = 10; 20; 30; 40; 50; 60; 70; 80, atunci durata testării exhaustive, calculată cu relaţia Texhaustiv = 2n/108 secunde, este: 10,24µs; 10,48ms; 10,73s; 3,05 ore; 130,3 zile; 365,6 ani; 374.363 ani şi respectiv 383.347.862 ani. Un număr de teste de ordinul 230 . 109 (un miliard) poate fi considerat rezonabil din punct de vedere al duratei de aplicare însă capacitatea memoriei necesare pentru stocarea răspunsurilor corecte este relativ mare. În general, circuitele digitale care au complexitate foarte mare nu pot fi testate complet. Totuşi, multe circuite utilizate în practică pot fi testate cu un nivel de încredere apropiat de 100% utilizând un număr mic sau foarte mic de

356


teste în comparaţie cu 2n; determinarea acestor teste implică însă un efort de calcul considerabil. Problema testării trebuie pusă cât mai devreme în procesul de proiectare a circuitelor digitale, înainte să se obţină structura la nivel de poartă logică sau la nivel de tranzistor, adică înainte de sinteza logică. Dificultăţile legate de testarea unui sistem digital sunt mai uşor de observat într-o reprezentare la nivel de blocuri funcţionale; o astfel de arhitectură sau schemă bloc poate fi modificată astfel încât să devină mai testabilă. În paragrafele următoare sunt prezentate metode de căutare a seturilor de teste cu nivele de încredere cât mai mari, cunoscând fie un model funcţional, fie un model structural al CST.

5.1 Testarea bazată pe modele funcţionale Testarea exhaustivă a circuitelor combinaţionale are la bază modele funcţionale (cum ar fi tabelele de adevăr) şi este total independentă de modul de implementare, adică de structură. O formă de testare asemănătoare cu cea exhaustivă, numită testare pseudo-exhaustivă, poate fi realizată utilizând un număr de teste mult mai mic decât 2n, n fiind numărul de intrări primare; nivelul de încredere în rezultatele testării rămâne apropiat de 100%. Un exemplu de circuit combinaţional care poate fi testat pseudo-exhaustiv este ilustrat în fig.5.2.

Figura 5.2

357


Circuitul combinaţional din fig.5.2a are 50 de intrări primare. Testarea exhaustivă se realizează cu 250 de teste şi durează aproximativ 130 de zile, în ipoteza că rata de aplicare a testelor este 108 teste/secundă. Circuitul implementează 10 funcţii, notate f1, f2, ... şi f10, care însă nu depind de toate cele 50 de variabile de intrare ci numai de câte un set format din 5 variabile şi anume {a1, b1, c1, d1, e1}, {a2, b2, c2, d2, e2}, ..., şi respectiv {a10, b10, c10, d10, e10}. Această informaţie structurală suplimentară permite testarea în paralel a celor 10 funcţii utilizând numai 5 semnale de test a, b, c, d, e aşa cum se indică în fig.5.2b; intrările a1 ÷ a10 sunt controlate pe durata testării de semnalul de test a, b1 ÷ b10 sunt controlate de b, ş.a.m.d. Aplicând toate cele 32 de combinaţii distincte de 5 biţi la intrările a, b, c, d, e se realizează o testare exhaustivă a funcţiilor f1 ÷ f10. Deoarece blocurile care implementează aceste funcţii nu au părţi comune, încrederea în rezultatul testării pseudo-exhaustive este egală cu încrederea în rezultatul testării exhaustive; reducerea duratei de testare de la 130 de zile la câteva µs este foarte mare. Testarea pseudo-exhaustivă poate fi aplicată şi în cazul în care funcţiile implementate de către un circuit au părţi comune; aceasta este situaţia cea mai frecvent întâlnită în practică. Un exemplu, dar la o scară mai mică, este prezentat în fig.5.3.

Figura 5.3 Circuitul combinaţional din fig.5.3a are 7 intrări primare şi 5 ieşiri primare; acestea din urmă sunt funcţii logice care depind de variabilele indicate în paranteze. Testarea exhaustivă a circuitului se realizează cu 27 = 128 teste. Un set de teste T este pseudo-exhaustiv dacă conţine subseturile TF, TG, TH, TK şi TP, nu neapărat disjuncte, care să stimuleze exhaustiv funcţiile F, G, H, K şi respectiv P. Ca şi în exemplul anterior, trebuie identificate grupurile de intrări care pot fi conectate împreună pe durata testării. Două variabile de intrare nu pot fi substituite printr-un acelaşi semnal de test dacă există cel puţin o ieşire care depinde de acestea. De exemplu, dacă intrările b şi d ar fi legate împreună

358


pe durata testării atunci funcţiile G şi K nu ar putea fi exersate cu toate combinaţiile de 3 biţi de intrare. În fig.5.3b este ilustrată o soluţie de grupare a intrărilor primare pe durata testării. Nici una dintre funcţiile F, G, H, K şi P nu depinde de variabilele a şi f, sau b şi e, sau c şi d. Gruparea intrărilor primare, echivalentă cu determinarea semnalelor de test, nu are în general soluţie unică; o altă posibilitate de grupare a intrărilor circuitului din fig.5.3a este (a,g), (b,c), (d,e) şi f. Numărul minim de semnale de test este 4 (x, y, z şi g în fig.5.3b). Dacă se aplică toate cele 16 combinaţii de 4 biţi la aceste intrări de test, atunci se realizează o testare pseudo-exhaustivă; deoarece funcţiile F, G, H, K şi P au părţi comune, încrederea în rezultatul testării este mai mică în comparaţie cu testarea exhaustivă, realizată cu 128 de teste, dar rămâne apropiată de 100%. Fie m numărul minim de semnale de test cu care se poate testa pseudoexhaustiv un circuit combinaţional şi j numărul cel mai mare de variabile de intrare de care depinde una dintre funcţiile implementate; întotdeauna m $ j. Dacă m = n sau j = n, unde n este numărul de intrări primare, atunci testarea pseudo-exhaustivă degenerează în testare exhaustivă. Dacă m = j < n atunci testarea pseudo-exhaustivă se realizează cu o “concurenţă” maximă şi durează de 2n - m ori mai puţin decât testarea exhaustivă; numărul de teste necesare este 2m. Dacă n > m > j atunci testarea pseudo-exhaustivă se poate realiza cu un număr de teste mai mic decât 2m; exemplul din fig.5.3 face parte din această categorie (n = 7, m = 4, j = 3). Din cele 2m combinaţii de m biţi sau vectori mdimensionali, care definesc un spaţiu vectorial cu dimensiunea m, trebuie selectaţi numai aceia care acoperă toate subspaţiile cu dimensiunea j. Această problemă se rezolvă cu ajutorul următoarelor două teoreme. Teorema 5.1: Un set de vectori binari m-dimensionali acoperă toate subspaţiile cu dimensiunea j < m dacă conţine toţi vectorii care au gradele w, determinate cu relaţia w modulo(m-j+1) = r, 0 # w # m (5.1) unde r este un număr natural ales în mod arbitrar din mulţimea {0, 1, 2, ..., m-j}. Gradul w (weight) al unui vector binar m-dimensional reprezintă numărul de biţi egali cu 1 (HIGH) şi are o valoare cuprinsă între 0 şi m. Teorema 5.2: Un set de vectori m-dimensionali selectaţi în conformitate cu teorema 5.1 este optim ca număr dacă se alege r # j sau r = m-j. În cazul circuitului din fig.5.3 numărul r poate să aibă valorile 0 şi 1 deoarece m-j = 1 iar mulţimile de teste corespunzătoare acestor două valori sunt optime. Soluţiile ecuaţiei w modulo 2 = 0 sunt w = 0, 2, 4 iar setul care conţine testele xyzg cu aceste grade este T0 = {0000, 0011, 0101, 0110, 1001, 1010, 1100, 1111}.


359

Soluţiile ecuaţiei w modulo 2 = 1 sunt w = 1, 3 iar setul care conţine testele xyzg cu aceste grade este T1 = {0001, 0010, 0100, 1000, 0111, 1011, 1101, 1110}. Se poate verifica faptul că ambele mulţimi de teste T0 şi T1 acoperă subspaţiile vectoriale xyz, xyg, xzg şi respectiv yzg. Circuitul din fig.5.3 poate fi testat pseudo-exhaustiv utilizând fie setul T0 fie setul T1. Testarea pseudo-exhaustivă este foarte potrivită pentru circuitele care au o structură obţinută prin interconectarea după aceleaşi reguli a unor celule identice; din această categorie de circuite fac parte sumatoarele/scăzătoarele cu transport/împrumut succesiv şi multiplicatoarele combinaţionale. Un sumator cu transport succesiv poate fi testat pseudo-exhaustiv cu numai 8 teste, indiferent de numărul de celule elementare. Fără a pierde din generalitate, s-a considerat un număr par de celule n. Testele sunt indicate în fig.5.4.

Fig.5.4 Testarea pseudo-exhaustivă a sumatorului cu transport succesiv

360


Un test reprezintă o combinaţie de n+1 biţi, t = c0 x0 y0 x1 y1 ... xn-1 yn-1. Testele t1, t2 şi t3 stimulează toate sumatoarele elementare, în paralel, cu 3 din cele 8 combinaţii de intrare, anume 000, 001 şi respectiv 010; în fiecare din aceste teste transporturile dintre celule au valoarea 0. Testele t4 şi t5 stimulează celulele din rangurile pare cu 011 şi respectiv cu 100 iar pe cele din rangurile impare cu 100 şi respectiv 011. Testele t6, t7 şi t8 stimulează toate celulele, în paralel, cu combinaţiile 101, 110 şi respectiv 111; în fiecare din aceste 3 teste transporturile dintre celule au valoarea 1. Determinarea unui set de teste pseudo-exhaustiv implică un efort de calcul relativ mic şi se bazează pe modele funcţionale ale circuitelor; sunt necesare însă şi unele detalii structurale. Nivelul de încredere în rezultatul testării este în general mare dar nu poate fi apreciat cantitativ. Această evaluare poate fi făcută numai după sinteza logică, adică după determinarea structurii la nivel de poartă logică sau la nivel de tranzistor.

5.2 Testarea bazată pe modele structurale Majoritatea defectele fizice care pot să apară într-un circuit logic pot fi tratate, din punctul de vedere al efectelor asupra funcţionării, ca defecte logice. În circuitele reprezentate la nivel de poartă logică se utilizează cel mai frecvent modelele de defect logic: - conexiune blocată la nivelul 0 sau 1 (stuck-at-0 fault, stuck-at-1 fault); - scurtcircuit (bridging fault) între conexiuni de semnal, adică între conexiuni pe care se propagă valorile logice generate de sursele de semnal (intrările primare şi ieşirile porţilor). În circuitele MOS şi BiCMOS reprezentate la nivel de tranzistor, modelele de defect logic cele mai utilizate sunt: - tranzistor stuck-on, adică tranzistor aflat în conducţie pentru orice valoare a tensiunii grilă-sursă din domeniul de alimentare [VSS, VDD]; - tranzistor stuck-off, adică tranzistor blocat pentru orice valoare a tensiunii grilă-sursă din domeniul de alimentare [VSS, VDD]. Determinarea unui set T de teste cu ajutorul unui model structural se realizează prin combinarea a două procese sau proceduri de calcul, numite generarea testelor şi respectiv simularea defectelor. Numărul de teste trebuie să fie cât mai mic, pentru ca durata testării să fie acceptabilă, iar nivelul de încredere în rezultatul testării trebuie să fie cât mai apropiat de 100%. Pentru aceasta, este necesar ca: - fiecare test inclus în setul T trebuie să detecteze un număr cât mai mare de defecte logice din circuitul care face obiectul testării, nedetectate de alte teste; - fiecare defect logic trebuie să fie detectat cu cel puţin un test din setul T.

361


5.2.1 Detecţia conexiunilor blocate şi a scurtcircuitelor Circuitul combinaţional din fig.5.5, reprezentat la nivel de poartă logică, conţine 17 conexiuni {a, b, c, d, e, f, g, h, i, j, k, l, p, q, r, F, G} şi 13 surse de semnal; în afară de i, j, q şi r toate conexiunile sunt surse de semnal, adică intrări primare sau ieşiri din porţile logice. Cu ajutorul acestui circuit sunt prezentate în acest paragraf conceptele de bază referitoare la detecţia defectelor, generarea testelor şi simularea defectelor.

Figura 5.5 Pe fiecare conexiune se pot defini două defecte de tip stuck-at, de exemplu g stuck-at-0 şi g stuck-at-1; aceste defecte logice pot fi notate mai simplu g0 şi respectiv g1. Defectele logice stuck-at-0 şi stuck-at-1 de pe aceeaşi conexiune reprezintă efecte ale unor defecte fizice diferite între ele şi nu pot să apară simultan în circuit. Unele defecte fizice pot fi modelate printr-un singur defect logic de tip stuck-at sau printr-un defect stuck-at multiplu, compus din două sau din mai multe conexiuni blocate simultan la valori logice valide. Nu orice defect fizic poate fi reprezentat printr-un defect stuck-at. Altfel spus, acest model de defect logic acoperă numai o parte dintre defectele fizice posibile. Un defect stuck-at transformă un circuit combinaţional într-un alt circuit, tot combinaţional. Astfel, dacă în circuitul din fig.5.5 este prezent defectul g0 atunci funcţia logică F se modifică, deoarece nu mai depinde de variabilele b şi c, dar rămâne o funcţie combinaţională. Funcţia realizată la ieşirea G nu este sensibilă la defectul g0 şi nu se modifică deoarece în circuitul fără defecte, numit în continuare şi circuit bun, G nu depinde de intrările b şi c. Defectele stuck-at sunt independente de tehnologia de fabricaţie. Într-un circuit combinaţional în care există n conexiuni se pot defini 2n defecte stuck-at singulare. Numărul defectelor stuck-at multiple este considerabil mai mare şi

362


se calculează cu formula: 2 2 Cn2 + 2 3 Cn3 + 2 4 Cn4 + ...+ 2 n Cnn = 3n − 2n − 1

(5.2)

În circuitul din fig.5.5 se pot defini 34 defecte stuck-at singulare şi 129.140.128 defecte stuck-at multiple, cu ordinul de multiplicitate cuprins între 2 şi 17. Probabilitatea de apariţie a defectelor stuck-at scade pe măsură ce ordinul de multiplicitate creşte. Datorită numărului lor foarte mare, tratarea explicită a defectelor multiple necesită un efort de calcul enorm. Din fericire, testele generate pentru defectele singulare detectează şi defectele multiple. În circuitele practice sunt foarte rare cazurile în care unele defecte stuck-at multiple, cu ordinul de multiplicitate 2, nu sunt detectate cu testele care acoperă toate defectele stuck-at singulare. Fie defectul g0 în circuitul din fig.5.5. Generarea unui test care să detecteze acest defect constă în determinarea unei combinaţii de valori logice de intrare care să activeze defectul şi să propage eroarea logică rezultată pe conexiunea g la cel puţin una dintre ieşirile F şi G. Deoarece în circuitul defect conexiunea g are valoarea 0, activarea defectului g0 este echivalentă cu g = 1 în circuitul bun. Aceste două valori complementare de pe conexiunea g formează o eroare logică, notată în continuare 1/0 (prima valoare corespunde circuitului bun iar a doua circuitului defect). Activarea defectului g0 poate fi realizată numai prin intermediul variabilelor b şi c astfel: (b = 0, c = 1) sau (b = 1, c = 0) sau (b = 0, c = 0). Propagarea erorii de pe conexiunea g la ieşirea F este ilustrată în fig.5.6; simbolul t desemnează o valoare logică indiferentă.

Fig.5.6 Propagarea erorii obţinute prin activarea defectului g0 Calea formată din porţile 3, 5 şi 6 este singura cale de propagare a erorii către ieşirile circuitului. Pentru ca eroarea să poată fi observată la ieşirea F trebuie ca


363

porţile 3, 5 şi 6 să fie sensibilizate, ceea ce se realizează prin atribuirile d = 1, a = 0 şi respectiv e = 1. Dacă d = 0 sau a = 1 sau e = 0, atunci calea de propagare a erorii 3-5-6 se blochează iar la ieşirea F se obţine o valoare logică identică cu aceea din circuitul fără defecte. Oricare din următoarele combinaţii de 6 biţi, abcdef = 000110, 000111, 001110, 001111, 010110 şi 010111 detectează defectul g0 la ieşirea F. Activarea defectului g0 şi propagarea erorii de pe conexiunea g la ieşirea F sunt două probleme ale căror rezolvări depind de două submulţimi disjuncte de variabile de intrare, anume {b, c}şi respectiv {a, d, e}; această situaţie este avantajoasă deoarece cele două probleme pot fi rezolvate în mod independent. În general, activarea şi propagarea nu sunt independente. Când una sau mai multe variabile de intrare influenţează atât activarea unui defect cât şi propagarea erorii, pot să apară conflicte între soluţiile de activare şi cele de propagare; este posibil ca valoarea atribuită unei variabile de intrare pentru rezolvarea activării să împiedice propagarea şi invers. Testele generate pentru defectul g0 detectează şi alte defecte stuck-at singulare din circuitul reprezentat în fig.5.5. O procedură rapidă şi eficientă de identificare a tuturor conexiunilor blocate care sunt detectate de către un anumit test, operaţie denumită simularea defectelor stuck-at, are la bază trasarea căilor critice. O cale critică este compusă din conexiuni critice; o conexiune este critică dacă prin inversarea valorii ei se modifică valoarea logică de la cel puţin o ieşire a circuitului. Fie abcdef = 001111 unul din cele 6 teste menţionate mai sus, care detectează defectul g0. Acest test determină pe conexiunile din circuitul fără defecte valorile logice indicate în fig.5.7. Intrările porţilor marcate cu un punct sunt sensibile la propagarea erorilor. De exemplu, dacă pe conexiunea k apare o eroare atunci această eroare se transmite mai departe, la ieşirea porţii 5. Dacă

Fig.5.7 Căile critice corespunzătoare testului abcdef = 001111

364


însă apare o eroare pe conexiunea i, propagarea ei prin poarta 3 este blocată de g = 1 iar conexiunea k îşi păstrează valoarea 0. Intrările sensibile ale porţilor se determină odată cu valorile conexiunilor, prin traversarea circuitului de la intrări către ieşiri. Identificarea intrărilor sensibile într-o poartă logică este o operaţie simplă şi se realizează după regulile următoare: - dacă toate intrările unei porţi AND-NAND (OR-NOR) au valoarea 1 (0) în circuitul fără defecte, atunci toate sunt sensibile; - dacă o singură intrare într-o poartă AND-NAND (OR-NOR) are valoarea 0 (1) atunci numai această intrare este sensibilă; - altfel, nici o intrare nu este sensibilă. Trasarea căilor critice începe de la ieşirile circuitului, prin marcarea acestora ca fiind critice; marcajul este realizat în fig.5.7 prin linii îngroşate. Celelalte conexiuni critice, cu unele excepţii, se obţin prin traversarea circuitului de la ieşiri către intrări utilizând regula următoare: dacă ieşirea unei porţi este critică atunci toate intrările în acea poartă care sunt sensibile sunt şi critice. Fac excepţie de la această regulă sursele de semnal cu fanout supraunitar, adică conexiunile h şi l. Pentru aceste conexiuni este necesară o analiză suplimentară. Conexiunea h nu este critică deoarece tranziţia 0 Y 1 de la ieşirea porţii 2 nu afectează valorile conexiunilor F şi G. Conexiunea l este critică deoarece tranziţia 1 Y 0 de la ieşirea porţii 4 detrmină tranziţia 0 Y 1 la ieşirea G. În conformitate cu căile critice trasate în circuitul din fig.5.7, rezultă că testul abcdef = 001111 detectează defectele a1, b1, g0, k1, p1, F0 la ieşirea F şi defectele e0, l0, r0, f0, G1 la ieşirea G, ceea ce reprezintă 32,3% din numărul defectelor stuck-at singulare. Construirea unui set de teste T complet, care să detecteze toate cele 34 defecte stuck-at singulare definite în circuitul din fig.5.5 se realizează progresiv. Un nou test se obţine prin repetarea procesului de generare-simulare, specificând un defect nedetectat încă de nici un test inclus în T. După cum se observă în fig.5.6, este posibil ca detecţia unui defect să se realizeze atribuind valori logice valide L sau H numai la o parte dintre intrările circuitului. În astfel de cazuri variabilele de intrare indiferente se fixează la valori logice convenabile, care să conducă la creşterea numărului de conexiuni critice; prin aceasta se urmăreşte detecţia unui număr cât mai mare de defecte noi, nedetectate cu testele generate anterior şi incluse în setul de teste T. Această strategie a fost utilizată anterior la selectarea testului pentru defectul g0. Alegerea făcută pentru cele două intrări indiferente, c = 1 şi f = 1, este cea mai bună. Dacă la ambele intrări c şi f se aplică nivelul logic 0, adică se alege testul abcdef = 000110, atunci numărul de conexiuni critice se micşorează; căile critice determinate de acest test sunt trasate în fig.5.8. La ieşirile F şi G sunt detectate defectele a1, g0, k1, p1, F0 şi respectiv f1, G0 ceea ce reprezintă 20,5% din totalul de 34.


365

Fig.5.8 Căile critice corespunzătoare testului abcdef = 000110 Într-un circuit combinaţional în care există s surse de semnal se pot defini (5.3) Cs2 = s( s − 1) / 2 scurtcircuite simple, în care sunt implicate numai două surse de semnal. Probabilitatea de apariţie a scurtcircuitelor simple este mai mare decât a celor multiple, în care sunt implicate mai mult de două surse de semnal. Scurtcircuitele pot să apară numai între surse de semnal care sunt adiacente fizic, astfel că numărul calculat cu relaţia 5.3 este, în general, mult mai mare decât cel real. În ipoteza, mai puţin realistă, că oricare două din cele 13 surse de semnal din circuitul din fig.5.5 sunt adiacente, trebuie analizate 78 de scurtcircuite. Aceste defecte pot fi de două tipuri, şi non. Scurtcircuitul dintre două surse de semnal este de tip dacă în circuitul fără defecte există cel puţin o cale între acestea. Scurtcircuitele în care sunt implicate perechile de surse (h, p) sau (e, l) sunt exemple care fac parte din această categorie. Un defect creează o buclă de reacţie nedorită, care modifică esenţial funcţionarea. Spre deosebire de circuitul bun, care este combinaţional, cel defect este secvenţial; valorile de la ieşirile F, G nu depind numai de valorile aplicate la intrările a, b, c, d, e, f ci şi de starea buclei de reacţie. Este posibil ca în porţiunea de circuit delimitată de bucla de reacţie să apară oscilaţii de înaltă frecvenţă sau să se menţină (memoreze) valori logice determinate de combinaţiile de intrare anterioare. Scurtcircuitul dintre două surse de semnal este de tip non dacă în circuitul fără defecte nu există nici o cale între acestea. Scurtcircuitele în care sunt implicate perechile de surse (b, h) sau (k, l) sunt exemple care fac parte din această categorie. În prezenţa scurtcircuitelor non, funcţiile F şi G rămân combinaţionale.

366


Conectarea în paralel a două surse de semnale logice X şi Y, produsă de un scurtcircuit nedorit, poate fi modelată printr-o funcţie W(X, Y) cu proprietăţile W(0, 0) = 0 şi W(1, 1) = 1. Scurtcircuitul (X, Y) se activează atunci când X şi Y sunt comandate să genereze valori logice opuse, adică X = 0 şi Y = 1 sau X = 1 şi Y = 0. Rezultatul activării, W(0, 1) sau W(1, 0), este o tensiune de scurtcircuit. Această tensiune nu reprezintă întotdeauna o eroare logică; este posibil să se obţină valori intermediare nivelelor logice 0 şi 1. Detecţia scurtcircuitelor depinde de tehnologia de fabricare a circuitelor integrate. În cazul familiilor de circuite cu tranzistoare bipolare, una dintre valorile logice 0, 1 generate la ieşirile porţilor este dominantă iar prin activarea scurtcircuitelor se obţin erori logice. Scurtcircuitele pot fi modelate prin funcţiile cablate WAND sau WOR, după cum nivelul logic dominant este 0 sau 1. Valoarea logică dominantă este determinată de etajele de ieşire ale porţilor. În fig.5.9 este prezentat un scurtcircuit activat, între două ieşiri TTL standard.

Fig.5.9 Surse de semnal TTL în scurtcircuit Tranzistoarele din etajele de ieşire ale porţilor 1 şi 2, Q3 şi respectiv Q4 sunt saturate; în absenţa scurtcircuitului numai Q3 este saturat. Curentul de scurtcircuit are valoarea aproximativă (3,4V/1,6kΩ + 4,1V/130Ω) = 33mA. În cazul unui scurtcircuit multiplu, când o singură poartă are nivelul de ieşire normal egal cu 0, este posibil ca tranzistorul Q3 al acelei porţi să se distrugă prin depăşirea valorii maxime a curentului de colector. Valoarea logică 0 este dominantă în cazul circuitelor TTL, ceea ce înseamnă că funcţia W este de tip AND. Rezultă W(0, 1) = W(1, 0) = 0. Se produce o eroare logică la ieşirea sursei de semnal care are valoarea normală (în absenţa defectului) 1 logic.


367

În fig.5.10 este prezentat un scurtcircuit activat, între două ieşiri ECL. Tranzistorul Q5 din ieşirea porţii 2 se blochează şi nu apare curent de scurtcircuit între sursele X şi Y. Valoarea logică 1 este dominantă în cazul circuitelor ECL, ceea ce înseamnă că funcţia W este de tip OR. Rezultă W(0, 1) = W(1, 0) = 1. Se produce o eroare logică la ieşirea sursei de semnal care are valoarea normală (în absenţa defectului) 0 logic.

Fig.5.10 Surse de semnal ECL în scurtcircuit Un test care detectează un scurtcircuit (X, Y) de tip AND sau OR, activează defectul şi propagă eroarea rezultată la cel puţin o ieşire primară. Activarea se poate face în două moduri şi anume cu X = 0 şi Y = 1 sau invers, cu X = 1 şi Y = 0. Efortul de calcul implicat în propagarea erorilor depinde de natura scurtcircuitului, sau non. În general, defectele non sunt mai uşor de detectat decât cele . Cu toate că acestea din urmă măresc complexitatea funcţională a circuitelor, multe dintre ele pot fi detectate cu un singur test. Unele scurtcircuite nu pot fi detectate decât cu secvenţe formate din mai multe teste, aplicate într-o anumită ordine. Detecţia defectului WAND între sursele de semnal k şi l din circuitul desenat în fig.5.5 este ilustrată în fig.5.11; acest defect este de tip non. În fig.5.11a s-a realizat activarea prin valorile k = 0 şi l = 1 (în circuitul fără defecte), făcând atribuirea d = 0. Eroarea produsă pe conexiunea l se propagă la ieşirea G dacă f = 1 sau la ieşirea F dacă a = 1. În fig.5.11b s-a realizat activarea defectului prin valorile k = 1 şi l = 0 (în circuitul fără defecte). Eroarea

368


produsă pe conexiunea k nu se poate propaga însă la ieşirea F deoarece poarta 6 este blocată cu l = 0.

Fig.5.11 Detecţia defectului WAND(k, l) Detecţia unui defect de tip , WAND(g, p), este ilustrată în fig.5.12. Activarea s-a realizat în fig.5.12a astfel: b = c = 1 Y g = 0 şi a = 1 Y p = 1. Propagarea erorii de pe conexiunea p la ieşirea F necesită sensibilizarea porţii 6 cu q = 1, valoare care se obţine dacă e = 1 sau dacă d = 0. În fig.5.12b atribuirile a = 0 şi b = 0 implică g = 1 şi p = 0 (în absenţa defectelor). Dacă se aplică d = 1 atunci scurtcircuitul AND(g, p) provoacă oscilaţii de tensiune pe conexiunile g, k şi p. Astfel, p = 0 determină g = 0 iar aceasta implică k = 1 şi în continuare p = 1, moment în care scurtcircuitul se dezactivează şi se revine la g = 1; această valoare se propagă prin porţile 3 şi


369

5, producând schimbările k = 0, p = 0 ş.a.m.d. Perioada oscilaţiilor depinde în principal de timpii de propagare prin porţile 3-5 şi este aproximativ egală cu 2(tp3 + tp5). Oscilaţiile au amplitudinea proporţională cu perioada, mică în comparaţie cu tensiunea de alimentare, şi sunt axate pe tensiunile de comutare ale porţilor 3 şi 5. Propagarea oscilaţiilor la ieşirea F este posibilă dacă e = 1. Condiţia d = 1 este necesară pentru apariţia oscilaţiilor. Altfel, dacă d = 0 atunci conexiunile k şi p se fixează la 0 logic iar g = 1/0; această eroare nu se propagă pe alte conexiuni ale circuitului.

Fig.5.12 Detecţia defectului WAND(g, p) Între detecţia scurtcircuitelor AND-OR şi detecţia conexiunilor blocate există anumite relaţii, precizate prin următoarele trei teoreme, care pot fi exploatate în mod avantajos. Aceste două categorii de defecte nu trebuie tratate

370


separat; posibilitatea de reutilizare a unor informaţii referitoare la generarea şi propagarea erorilor constituie un important potenţial de reducere a efortului de calcul implicat în procesul de căutare a testelor. Teorema 5.3: Fie X şi Y două surse de semnal într-un circuit combinaţional, între care nu există nici o cale normală de propagare. a) Un test care detectează defectul X0 şi determină Y = 0 sau detectează defectul Y0 şi determină X = 0, detectează şi scurtcircuitul AND(X, Y). b) Un test care detectează defectul X1 şi determină Y = 1 sau detectează defectul Y1 şi determină X = 1, detectează şi scurtcircuitul OR(X, Y). Teorema 5.4: Fie X şi Y două surse de semnal într-un circuit combinaţional, între care există cel puţin o cale normală de propagare, de la X la Y. a) Un test care detectează defectul Y0 şi determină X = 0, detectează şi scurtcircuitul AND(X, Y). b) Un test care detectează defectul Y1 şi determină X = 1, detectează şi scurtcircuitul OR(X, Y). Teorema 5.5: Fie X şi Y două surse de semnal într-un circuit combinaţional, între care există cel puţin o cale normală de propagare, de la X la Y. a) Un test care detectează defectul X0 şi determină Y = 0, detectează şi scurtcircuitul AND(X, Y) numai dacă eroarea generată pe conexiunea X se propagă la ieşirile circuitului şi pe căi care nu trec prin Y. b) Un test care detectează defectul X1 şi determină Y = 1, detectează şi scurtcircuitul OR(X, Y) numai dacă eroarea generată pe conexiunea X se propagă la ieşirile circuitului şi pe căi care nu trec prin Y. Construirea unui set de teste complet T pentru un circuit combinaţional, care să detecteze toate defectele stuck-at singulare şi toate scurtcircuitele simple AND (sau OR) pentru care nu sunt necesare secvenţe alcătuite din mai multe teste, se realizează progresiv. Un nou test se obţine prin repetarea procesului de generare-simulare, specificând o conexiune blocată sau un scurtcircuit nedetectat încă de nici un test inclus în T. În aceeaşi etapă de simulare se identifică toate defectele de interes, stuck-at şi scurtcircuite, detectate de un test. De exemplu, cu ajutorul căilor critice trasate în circuitul din fig.5.7 şi a teoremelor 5.3, 5.4, 5.5 se marchează ca fiind detectate de testul abcdef = 001111 şi următoarele scurtcircuite de tip AND (32% din 78): - la ieşirea F non Y (g, a), (g, h), (g, G), (F, G); Y (g, b), (F, a), (F, b), (F, h), (F, k), (F, p); - la ieşirea G non Y (e, a), (e, b), (e, h), (e, k), (e, p), (f, a), (f, b), (f, h), (f, k), (f, p), (l, a), (l, b), (l, k), (l, p); Y (l, h).


371

În cazul familiilor de circuite cu tranzistoare MOS, modul de tratare a scurtcircuitelor se deosebeşte faţă de cel prezentat anterior pentru circuitele logice cu tranzistoare bipolare. Fiind precizate două surse de semnal adiacente fizic, X şi Y, modelarea scurtcircuitului printr-o funcţie W(X, Y) este mai complicată deoarece tensiunea de scurtcircuit depinde de: - topologia circuitului şi structurile la nivel de tranzistor ale surselor; - dimensiunile tranzistoarelor; - toate valorile logice care comandă grilele tranzistoarelor. Reprezentarea circuitelor la nivel de poartă logică nu este suficientă pentru analiza scurtcircuitelor; sunt necesare reprezentările la nivel de tranzistor şi cunoaşterea unor parametri tehnologici. Aspectele specifice detecţiei scurtcircuitelor MOS sunt prezentate cu ajutorul surselor de semnal X şi Y din fig.5.13. Fără a pierde din generalitate, se consideră că tranzistoarele comandate de variabilele logice a, b, c, d, e sunt dimensionate astfel încât să aibă rezistenţe drenă-sursă efective egale între ele, R.

Fig.5.13 Surse de semnal MOS în scurtcircuit

372


Tranzistoarele MX şi MY din fig.5.13a se dimensionează astfel încât, în absenţa defectelor, să se obţină VOL X < VTn şi VOL Y < VTn (tensiunea de prag a tranzistoarelor nMOS); aceasta înseamnă că rezistenţele drenă-sursă efective RX şi RY sunt mult mai mari decât R. În tabela din fig.5.14 sunt indicate valorile aproximative ale tensiunilor W(X, Y) corespunzătoare tuturor modurilor de activare a scurtcircuitului dintre sursele de semnal reprezentate în fig.5.13. Calculele sunt efectuate cu ajutorul reţelelor de rezistoare drenă-sursă, obţinute prin substituirea tranzistoarele active ale sursele X şi Y. a b c d e

X

Y

W(X, Y) pseudo-NMOS CMOS standard

0 1 1 0 0

0

1

?

0,8VDD (X = 0/1)

0 1 1 0 1

0

1

?

0,66VDD (X = 0/1)

0 1 1 1 0

0

1

?

0,66VDD (X = 0/1)

1 0 0 0 0

0

1

< VTn (Y = 1/0)

1 0 0 0 1

0

1

< VTn (Y = 1/0)

0,5VDD

1 0 0 1 0

0

1

< VTn (Y = 1/0)

0,5VDD

1 0 1 0 0

0

1

< VTn (Y = 1/0)

1 0 1 0 1

0

1

< VTn (Y = 1/0)

0,5VDD

1 0 1 1 0

0

1

< VTn (Y = 1/0)

0,5VDD

1 1 0 0 0

0

1

< VTn (Y = 1/0)

1 1 0 0 1

0

1

< VTn (Y = 1/0)

0,5VDD

1 1 0 1 0

0

1

< VTn (Y = 1/0)

0,5VDD

1 1 1 0 0

0

1

< VTn (Y = 1/0)

0,57VDD

1 1 1 0 1

0

1

< VTn (Y = 1/0)

0,4VDD

1 1 1 1 0

0

1

< VTn (Y = 1/0)

0,4VDD

0 0 0 1 1

1

0

?

0,57VDD

0 0 1 1 1

1

0

?

0,5VDD

0 1 0 1 1

1

0

?

0,5VDD

0,66VDD (X = 0/1)

0,66VDD (X = 0/1)

0,66VDD (X = 0/1)

Figura 5.14 Valorile nespecificate, marcate în tabelă cu semnul “?”, depind de rapoartele R/RX, R/RY şi pot să depăşească limita superioară a nivelului LOW, adică tensiunea de prag VTn.


373

Curenţii de scurtcircuit se limitează intrinsec la valori “nepericuloase” şi pot fi determinaţi aproximativ, în fiecare mod de activare a scurtcircuitului, din aceleaşi reţele de rezistoare pe baza cărora s-au estimat tensiunile W(X, Y). Un exemplu este ilustrat în fig.5.15; s-a considerat topologia CMOS standard şi abcde = 11101.

Fig.5.15 Reţea rezistivă asociată circuitului din fig.5.13b Dacă erorile logice generate pe una dintre conexiunile X sau Y pot fi propagate la ieşirile primare, atunci scurtcircuitul (X, Y) se detectează. După cum se observă în tabela din fig.5.14, tensiunea de scurtcircuit poate să aibă şi valori intermediare benzilor care definesc nivelele logice L şi H. Chiar dacă această tensiune nu reprezintă o eroare logică validă, este posibil să apară erori după propagarea prin următorul nivel de porţi logice; apariţia erorilor depinde de valorile tensiunilor de comutare. În fig.5.15 s-a considerat că sursa de semnal Y comandă un inversor cu tensiunea de comutare 0,5VDD; la ieşirea acestuia se obţine o eroare logică validă. Dacă însă în circuitul fără defecte inversorul din fig.5.15 este comandat de sursa X, atunci la ieşirea lui se obţine valoarea corectă 1 logic. În cazul topologiilor CMOS standard şi DCVSL, detecţia scurtcircuitelor dintre două sau mai multe surse de semnal se poate realiza într-o manieră mult mai simplă decât aceea bazată pe generarea şi propagarea erorilor, cu un efort mic de calcul. În absenţa defectelor şi în regim static de funcţionare, aceste structuri nu consumă putere; curentul maxim absorbit de la sursa de alimentare este de ordinul µA şi se datorează în principal joncţiunilor pn, de izolare şi de protecţie, polarizate invers. Activarea unui scurtcircuit dintre două surse de semnal X şi Y, indiferent de valoarea tensiunii W(X, Y), determină creşterea curentului static de alimentare cu două sau trei ordine de mărime peste valoarea normală. Astfel, prin măsurarea curentului absorbit de la sursa de tensiune VDD se detectează orice scurtcircuit care este activat de combinaţia particulară de valori logice aplicată la intrările unui circuit; nu este necesară generarea de erori logice valide (0/1 sau 1/0) şi nici propagarea lor la ieşirile primare.

374


5.2.2 Detecţia tranzistoarelor stuck-on şi stuck-off Problemele specifice detecţiei acestor două tipuri de defecte sunt prezentate cu ajutorul circuitelor din fig.5.16; ambele circuite implementează funcţia logică f = a + b(c + d) .

Figura 5.16 Activarea unui tranzistor stuck-on (tranzistor stuck-off) se realizează prin aplicarea unei tensiuni de grilă cu nivelul logic care determină, în mod normal, blocarea (conducţia). Prin activarea unui tranzistor defect nu se obţine în mod necesar o eroare logică. În circuitul din fig.5.16a se pot defini 4 defecte de tip tranzistor stuck-on şi 5 defecte de tip tranzistor stuck-off. Fie defectul M3 stuck-on; activarea acestuia se realizează prin atribuirea c = 0, nivel logic care determină în mod normal blocarea tranzistorului M3. Dacă se aplică a = 0, b = 1 şi d = 0 atunci se generează eroarea logică f = 1/0. Pentru detecţia defectului este necesară propagarea erorii de pe conexiunea f la cel puţin una dintre ieşirile primare. Fie defectul M2 stuck-off; acesta se activează cu b = 1. Pentru a obţine o eroare logică, f = 0/1, sunt necesare condiţiile a = 0 şi c + d = 1. Detecţia defectului M5 stuck-off se realizează cu o secvenţă formată din două teste (t1, t2) şi se bazează pe capacitatea (parazită) intrinsecă a nodului f, care nu a fost reprezentată explicit în fig.5.16. Primul test t1 este un test de iniţializare şi trebuie să producă descărcarea nodului f, adică a = 1 sau bc = 1 sau bd = 1. Al doilea test t2 trebuie să întrerupă toate căile de la f la VSS (masă), ceea ce


375

înseamnă a = 0 şi (b = 0 sau c + d = 0). Pe durata testului propriuzis t2, defectul M5 stuck-off produce eroarea logică f = 1/0. În circuitul din fig.5.16b se pot defini 8 defecte de tip tranzistor stuck-on şi 8 defecte de tip tranzistor stuck-off. Tranzistoarele stuck-on pot fi detectate relativ simplu, prin măsurarea curentului de alimentare, deoarece în prezenţa unui astfel de defect nodul f poate fi conectat simultan la VSS şi la VDD. De exemplu, dacă tranzistorul M13 este blocat în conducţie (M13 stuck-on) şi se alege abcd = 0101 atunci nodul f se conectează la VDD prin tranzistoarele M10-M12-M13 şi la masă prin M7-M9. Tranzistoarele stuck-off se detectează cu secvenţe formate din două teste (t1, t2). În general, perechea de teste (t1, t2) nu este unică. Testul t1 trebuie să producă încărcarea sau descărcarea capacităţii nodului f până la valori H sau L consistente, după cum tranzistorul defect este cu canal n, respectiv cu canal p. Cu testul propriuzis t2 se încearcă o acţiune contrară celei determinate de către testul t1, cu condiţia ca încărcarea sau descărcarea capacităţii parazite a nodului f să se facă obligatoriu prin tranzistorul presupus defect. Pe durata testului t2 se generează o eroare logică pe conexiunea f, eroare care trebuie propagată până la ieşirile primare. Se consideră ca exemplu defectul M7 stuck-off. O combinaţie de iniţializare este abcd = 0011; capacitatea nodului f se încarcă prin tranzistoarele M10 şi M11 de la +VDD. Pentru descărcarea nodului f prin M7 sunt necesare condiţiile a = 0, b = 1 şi c + d = 1; dacă M7 este defect, atunci nodul f rămâne încărcat şi se obţine eroarea f = 0/1.

5.3 Probleme rezolvate 1. Circuitul desenat în figura de mai jos implementează funcţia logică Z(a,b,c) = a·(br c).

a) Să se determine toate testele abc care detectează defectele singulare j0, d0 şi respectiv l1; b) Să se reprezinte prin expresii logice funcţiile Zd1 şi Ze1 realizate de circuitul

376


cu defectul d1 şi respectiv e1; c) Să se determine toate testele care detectează scurtcircuitul AND(h, m); d) Să se precizeze toate conexiunile blocate şi toate scurtcircuitele de tip OR, singulare, care sunt detectate de testul abc = 101. R e z o l v a r e: a) Defectul j0 se activează dacă b = 0 sau dacă c = 0. Deoarece eroarea 1/0 rezultată pe conexiunea j trebuie propagată prin poarta 3, este necesară condiţia b = 1; activarea defectului se realizează cu c = 0. Atribuirile b = 1, c = 0 implică m = 1, l = n = 0/1. Eroarea de pe conexiunea n se propagă la ieşirea Z, prin poarta 6, dacă a = 1. Singurul test care detectează defectul j0 este abc = 110. În acelaşi mod se arată că defectele d0 şi l1 sunt detectate numai de testul abc = 110. Aceste trei defecte au efecte identice asupra funcţionării circuitului, adică sunt echivalente din punct de vedere funcţional. Defectele echivalente nu pot fi deosebite prin observarea răspunsurilor de la ieşirile primare ale unui circuit. b) În prezenţa defectului d1 se obţin expresiile logice: l = bc, m = bc·c = b ¯c = b + c¯, n = lm = bc, Zd1 = a ¯ + n = a·bc. În prezenţa defectului e1 se obţin expresiile logice: l = b·bc = bc¯ = b ¯ + c, m = bc, n = lm = bc, Ze1 = a ¯ + n = a·bc. Deoarece Zd1 = Ze1, defectele d1 şi e1 sunt echivalente funcţional. Testele care detectează aceste defecte se pot determina din condiţia bc … br c sau bc = brc; soluţia este b = c = 0 şi se obţine testul abc = 100. c) Scurtcircuitul dintre sursele de semnal h şi m este de tip non. Acesta se poate activa în două moduri, h = 0 şi m = 1 sau h = 1 şi m = 0. Primul mod implică a = 1 şi (b = 1 sau c =0); eroarea se produce pe conexiunea m. Propagarea erorii prin poarta 5 necesită l = 1, adică b = 0 sau c = 1, iar propagarea prin poarta 6 este validată de h = 0. Se obţin testele abc = 100; 111. Al doilea mod de activare a defectului implică a = 0, b = 0 şi c = 1. Eroarea de pe conexiunea h se propagă prin poarta 6 deoarece m = 0 Y n = 0. Rezultă că defectul AND(h, m) este detectat la ieşirea Z de oricare dintre testele 001, 100 şi 111. Testele pot fi determinate şi prin compararea expresiilor logice ale funcţiilor Z şi ZAND(h, m); defectul AND(h, m) este detectat de orice combinaţie de biţi abc pentru care Z … ZAND(h, m) sau Zr ZAND(h, m) = 1. ZAND(h, m) = hm + lhm = hm = a ¯·(b + c¯) = a + b ¯c Z = a·(br c) Dacă a = 0 atunci Z = 0; se obţine ZAND(h, m) = 1 când b = 0 şi c = 1 Y abc = 001. Dacă a = 1 atunci ZAND(h, m) = 1; se obţine Z = 0 când b = c Y abc = 100, 111.


377

d) Căile critice determinate de testul abc = 101 sunt trasate în figura următoare.

Sunt detectate conexiunile blocate a0, b1, c0, e0, f1, h1, i0, k0, m1, n1, Z0 şi scurtcircuitele OR (a, b), (a, h), (a, m), (a, n), (b, c), (b, l), (c, h), (c, m), (c, n), (i, h), (i, m), (i, n), (l, h), (l, m), (l, n); acestea din urmă sunt identificate cu ajutorul teoremelor 5.3, 5.4 şi 5.5.

2. Să se precizeze care dintre testele t1 = 1110 (abcd), t2 = 1010 sau secvenţele de teste (t1, t2), (t2, t1) detectează scurtcircuitul AND(a, f) din circuitul desenat în figura de mai jos.

R e z o l v a r e: Testele t1, t2 determină, în absenţa defectelor, valorile logice indicate în figura următoare. Testul t1 nu detectează defectul AND(a, f) deoarece nu îl activează.

378


Testul t2 activează defectul AND(a, f), însă eroarea 1/0 produsă pe conexiunea a nu se propagă pe alte conexiuni ale circuitului. Dacă se aplică întâi testul t2, atunci atât în circuitul bun cât şi în circuitul defect se obţin aceleaşi valori logice pe conexiuni, cu excepţia conexiunii a. În circuitul defect a se menţine la 0 logic chiar dacă intrarea b se modifică din 0 în 1. Răspunsul circuitului la secvenţa de teste (t2, t1) este f = 0, 1/0. Această secvenţă detectează scurtcircuitul AND(a, f); eroarea este observabilă la ieşirea f pe durata testului t1. Defectul AND(a, f) poate fi detectat cu un singur test, altul decât t1 sau t2. De exemplu, abcd = 0111 Y f = 1/0.

3. Să se determine un test sau o secvenţă de teste care să detecteze la ieşirea F defectul AND(a, g) din circuitul reprezentat în figura următoare.

R e z o l v a r e: Defectul AND(a, g) este de tip . Deoarece în circuitul bun a = 0 implică g = 0, activarea scurtcircuitului se poate face numai cu a = 1 şi g = 0; eroarea 1/0 produsă în acest caz pe conexiunea a nu se poate propaga însă la ieşirea F. Rezultă că AND(a, g) nu poate fi detectat cu un singur test, ci cu o secvenţă formată din cel puţin două teste. Primul test trebuie să determine valoarea dominantă 0 pe conexiunea g; soluţiile sunt t1 = 0ttt, t1tt sau tt1t (simbolul t are semnificaţie de valoare logică indiferentă iar variabilele de intrare sunt considerate în ordinea a, b, c, d). Bucla de reacţie pozitivă formată de scurtcircuitul AND(a, g), în care sunt incluse porţile 2 şi 3, memorează valorile e = 1 şi g = 0; acestea se menţin în circuitul defect indiferent ce valori logice se aplică în continuare la intrările a, b, c, d şi ca urmare rezultă F / 0. Al doilea test trebuie să determine la ieşirea circuitului bun valoarea logică 1; soluţia este t2 = 1001. Pe durata testului t2 se obţine F = 1/0. Valorile logice memorate, după aplicarea testului t1, pe bucla de reacţie cauzată de scurtcircuit pot fi “şterse” numai prin deconectarea tensiunii de alimentare a circuitului.

379


4. Funcţia logică F(a,b,c,d,e) reprezentată prin tabela de adevăr din figura de mai jos este minimizată prin metoda Karnaugh. În tabelă sunt efectuate 4 grupări pentru acoperirea unităţilor şi a variabilei e; gruparea G1 este redundantă deoarece unităţile acesteia sunt acoperite de G3 când e = 1 şi de G4 când e = 0.

Expresia “sumă de produse” a funcţiei F, în care sunt considerate toate cele 4 grupări, este: G1 G2 G3 G4 F=a ¯cd ¯ + abd + a ¯d ¯e + a ¯ce¯. Circuitul desenat în figura următoare implementează funcţia F, în forma: F = a + d · (c + e) + abd + c · a + e. G1 + G3

G2

G4

380


Să se determine testele abcde care detectează defectul m0 şi să se interpreteze rezultatul obţinut. R e z o l v a r e: Defectul m0 se activează dacă se aplică c = 1. Eroarea 1/0 de pe conexiunea m se propagă prin poarta 2 dacă e = 0 şi apoi prin poarta 3 dacă a = d = 0. Însă prin aceste atribuiri de valori, care sunt necesare, rezultă l = 1 iar propagarea erorii prin poarta 7 este blocată. Nu există nici o combinaţie de intrare abcde care să detecteze defectul m0, adică acest defect nu este detectabil, ceea ce înseamnă că funcţiile F şi Fm0 sunt identice. Circuitul care se obţine prin decuplarea conexiunii m de la intrarea c şi legarea ei permanentă la masă (la nivelul 0 logic) poate fi simplificat după cum se arată în figura următoare; poarta 2 nu mai este necesară deoarece h = m + e = 0 + e = e.

Circuitul simplificat implementează expresia logică Fm0 = a + d · e + abd + c · a + e . G3

G2

G4

Simplificarea structurală generată de către defectul nedetectabil m0 este echivalentă cu eliminarea termenului redundant G1 din expresia “sumă de produse”. Defectul m0 este numit şi defect redundant. Se poate verifica faptul că toate defectele stuck-at singulare care se pot defini în circuitul simplificat din figura de mai sus sunt detectabile la ieşirea porţii 7; acest circuit este numit iredundant. Observaţie: Programele de sinteză logică nu sunt “perfecte” în sensul că circuitele obţinute pot fi redundante, adică pot să conţină defecte stuck-at redundante. Cu toate că un defect redundant nu modifică funcţiile logice


381

realizate de către un circuit, redundanţa introdusă în mod nedorit în etapa de sinteză are mai multe dezavantaje: - se consumă arie în mod inutil şi creşte puterea disipată; - viteza de operare poate să scadă; - se risipeşte efort de calcul în procesul de căutare a testelor; - localizarea defectelor devine mai dificilă, etc.

5. Să se construiască un set de teste T complet, care să detecteze toate defectele singulare stuck-at care se pot defini în circuitul (detectorul de paritate) desenat în figura următoare.

R e z o l v a r e: Pe cele 15 conexiuni ale circuitului se pot defini 30 de defecte stuck-at singulare. Indiferent ce valori logice se aplică la intrările a, b, c, d, e, f, g şi h, toate intrările în porţile XOR sunt sensilbile; rezultă că toate conexiunile acestui circuit sunt critice. Un set de teste complet se construieşte în acest caz prin selectarea unui număr cât mai mic de combinaţii de 8 biţi care, fiind aplicate la intrările circuitului, să pună fiecare conexiune cel puţin o dată la valoarea logică 0 şi cel puţin o dată la valoarea 1 (în absenţa defectelor). Testul t1 = 00000000 (abcdefgh) pune toate conexiunile circuitului la valoarea logică 0 şi detectează la ieşirea Z toate defectele stuck-at-1 singulare. Testul t2 = 11100111 detectează 10 din cele 15 defecte singulare stuck-at-0 şi anume a0, b0, c0, f0, g0, h0, j0, k0, m0 şi n0. Testul t3 = 10011101 detectează defectele stuck-at-0 singulare nedetectate de t2, adică d0, e0, i0, l0 şi Z0. Setul de teste T = {t1, t2, t3} acoperă toate defectele stuck-at singulare din structura detectorului de paritate. Soluţia nu este unică; de exemplu, se pot alege testele t2 = 10111101 şi t3 = 01010111 pentru a pune fiecare conexiune din circuitul fără defecte la valoarea logică 1, cel puţin o dată.

382


6. Să se specifice tranzistoarele stuck-on şi stuck-off detectate de testele t1 = 1101 şi t2 = 0110, aplicate în această ordine la intrările a, b, c, d ale circuitului desenat în figura de mai jos.

R e z o l v a r e: În figura următoare sunt reprezentate prin întrerupătoare închise sau deschise tranzistoarele din circuitul fără defecte, comandate în conducţie şi respectiv în blocare de către testele t1 şi t2.

Testul t1 detectează defectele singulare M5 stuck-on şi M6 stuck-on iar t2


383

detectează defectul M1 stuck-on, prin măsurarea curentului absorbit de la sursa de alimentare +VDD. Deoarece în circuitul fără defecte capacitatea C a nodului f se descarcă pe durata testului t1 şi se încarcă pe durata testului t2, secvenţa (t1, t2) detectează tranzistoare stuck-off cu canal p; defectul detectat prin apariţia erorii logice 1/0 pe conexiunea f, pe durata testului t2, este M5 stuck-off. Secvenţa (t2, t1) detectează defectele M1 stuck-off şi M2 stuck-off. Detecţia acestuia din urmă este însă dependentă de raportul C*/C deoarece pe durata testului t1 are loc un transfer de sarcină electrică de la C la C* prin tranzistorul M1; condiţia C* << C este necesară pentru ca transferul de sarcină din nodul f în capacitatea parazită C* să nu producă scăderea tensiunii Vf la valori mai mici decât VH IGH min. Detecţia defectului M2 stuck-off poate fi realizată cu o altă secvenţă de teste, astfel încât să nu mai conteze raportul C*/C. Acest lucru este ilustrat în figura următoare; secvenţa de teste este t3 = 1001, t4 = 1101.

Pe durata testului t3 se încarcă la nivelul H atât C cât şi C* prin M7-M6 şi respectiv prin M7-M6-M1. Pe durata testului t4 nu apare transfer de sarcină între C şi C*. Secvenţa (t3, t4) detectează şi defectul M1 stuck-off, independent de raportul C*/C.

5.4 Probleme propuse spre rezolvare 1. Să se determine un set de teste pseudo-exhaustiv pentru un scăzător de n biţi cu împrumut succesiv.

384


2. Un circuit combinaţional are intrările a, b, c, d, e, f, g, h, i, j şi implementează sistemul de funcţii logice M = ae + ei¯j + gj¯ N = d + h + dg ¯f P = ab ¯e + ce¯ + a ¯d Q = (f + ej)(c¯ + e) R=a ¯+b+d ¯h ¯. Să se determine un set de teste pseudo-exhaustiv pentru acest circuit.

3. Să se demonstreze teoremele 5.3, 5.4 şi 5.5. 4. a) Să se determine toate testele abcde care detectează defectul p1 din circuitul reprezentat în figura de mai jos, la ieşirea Z. b) Să se reprezinte printr-o expresie logică funcţia Z(a, b, c, d, e). c) Să se determine toate testele care detectează defectul multiplu (i1, r0). d) Să se determine toate testele care detectează scurtcircuitul AND(q, r). e) Să se determine defectele singulare stuck-at şi scurtcircuitele AND detectate de testul abcde = 01101. f) Să se demonstreze că orice test care detectează defectul i0, detectează şi defectul Z1. g) Să se arate că defectele singulare g1, i1 şi s0 sunt echivalente. h) Să se demonstreze că scurtcircuitele AND(p, q) şi OR(s, v) nu sunt detectabile la ieşirea Z. Poate fi simplificat circuitul?


385

i) Să se determine două teste t1 şi t2 care, în prezenţa defectelor singulare b0, i0 şi j0, să producă răspunsuri (Z1Z2)b0, (Z1Z2)i0, (Z1Z2)j0 diferite între ele.

5. Să se determine un număr cât mai mic de teste care să detecteze toate defectele stuck-at singulare şi toate scurtcircuitele OR din circuitul reprezentat în figura următoare.

6. Să se verifice dacă circuitul desenat în figura de mai jos este redundant iar în caz afirmativ să se efectueze toate simplificările posibile.

386


7. Să se specifice tranzistoarele stuck-on şi stuck-off detectate de testele t1 = 110 şi t2 = 001, aplicate în această ordine la intrările a, b, c ale circuitului desenat în figura următoare.

8. Să se determine testele care detectează scurtcircuitele simple dintre nodurile (A, E), (B, E), (C, D) şi (E, F) din circuitul reprezentat în figura de mai sus.

387


INDEX

A activarea defectelor 362 algebră logică 8 algoritmul Booth 194 ALU (arithmetic-logic unit) 183 AOI (AND-OR-INVERT) 257, 285 astabil 320

B baze de numeraţie 26 BiCMOS 305 bridging fault 360 buffer 298, 314 burn-in 354

C cale de propagare falsă 176 circuit iredundant 380 CMOS cu trei stări 298 CMOS dinamic 303 CMOS standard 295 CMOS static 288 cod binar natural 28 cod Gray 41 codificator de adresă 147 codificator de adresă cu prioritate 147 coduri BCD 37 coduri complementare 29, 38 comparator 159 conexiune critică 363 convertoare de cod 143

388

Index

D DCVSL (differential cascode voltage switch logic) 300 decodificator BCD-zecimal 151 decodificator BCD-7 segmente 152 decodificator Booth 199, 202 decodificator de adresă 149 defect redundant 380 detecţia defectelor 362, 367, 369, 374 diagramă de decizie binară 20 DTL (diode transistor logic) 247

E ECL (emitter-coupled logic) 267, 268, 271 expandare 150, 154, 155, 161, 171, 172 expresii logice 11

F fan-out 73 forme canonice ale funcţiilor logice 13 funcţii duale 12

G generator de produse parţiale 194, 203, 211 generator/detector de paritate 156 grupare redundantă 86

H hazardul circuitelor combinaţionale 109 histerezis 322

I idempotenţă 9 IIL (integrated-injection logic) 273, 275 implementarea funcţiilor logice 74 inel de gardă 313 interfaţare CMOS-ECL 310 interfaţare ECL-CMOS 309, 310 involuţie 10 ISL (integrated-Shottky logic) 277


Î împrumut 163 împrumut succesiv 167

L latch-up 315 legile lui De Morgan 10 logică domino 302

M margine de zgomot 244 maxtermen 13 minimizarea funcţiilor logice 79 Karnaugh 81 Quine-McCluskey 91 minimizarea sistemelor de funcţii 100 mintermen 13 multiplicator Booth 201, 204, 206 multiplicator combinaţional 186 MUX/DEMUX 153

N nivel logic activ/inactiv 147 NMOS dinamic 286 NMOS static 280

O OAI (OR-AND-INVERT) 285 operaţii logice AND, OR, NOT 8 XOR, XNOR 17

P poartă de transmisie 71, 283, 293 porţi logice 69 principiul dualităţii 11 pseudo-NMOS 299

389

390

Index

R routing 76 RTL (rezistor-transistor logic) 246

S scalarea circuitelor MOS 278 scăzător elementar 164 shifter 158 semisumator elementar 185 simularea defectelor 363 sumator BCD 180 sumator elementar 162 surse de zgomot 244 stuck-at fault 360

T tabelă de adevăr 14 tensiune de comutare 289 testare 354 testare exhaustivă 355 testare pseudo-exhaustivă 356 timp de propagare 72 timpi de tranziţie 72 transport anticipat 169 transport în salt 174 transport selectat 176 transport succesiv 167 tranzistor stuck-on 360, 374 tranzistor stuck-off 360, 374 trigger Schmitt 322 TTL (transistor-transistor logic) 251, 256, 258, 260, 261, 262, 264, 266, 267

V valoare logică LOW, HIGH 8 indiferentă 18

W WAND (wired-AND) 250 WOR (wired-OR) 269


391

BIBLIOGRAFIE

[1] [2] [3] [4] [5] [6] [7] [8] [9] [10] [11] [12] [13] [14] [15]

Ir M.J.M. van Weert, Design of Digital Systems, Course in Electronic Engineering, Eindhoven International Institute, 1993 Martha E. Sloan, Computer Hardware and Organization, 2nd edition, Science Research Associates, 1983 M. Morris Mano, Computer Engineering: Hardware Design, Prentice Hall, New Jersey, 1988 Wayne Wolf, Modern VLSI Design: Systems on Silicon, 2nd edition, Prentice Hall, New Jersey, 1998 R. Jacob Baker, Harry W. Li, David E. Boyce, CMOS: Circuit Design, Layout, and Simulation, IEEE Press, New York, 1998 Gheorghe Ştefan, Circuite şi Sisteme Digitale, Editura Tehnică, Bucureşti, 2000 I. Sztojanov, E. Borcoci, N. Tomescu, D. Bulik, M. Petrec, C. Petrec, De la Poarta TTL la Microprocesor, vol.1, Editura Tehnică, Bucureşti, 1987 A. Valachi, F. Hoza, V. Onofrei, R. Silion, Analiza, Sinteza şi Testarea Dispozitivelor Numerice, Editura Nord-Est, Iaşi, 1993 Vasile Pop, Volker Popovici, Circuite de Comutare Aplicate în Calculatoarele Electronice, Editura Facla, Timişoara, 1976 David A. Hodges, H. G. Jackson, Analysis and Design of Digital Integrated Circuits, McGraw-Hill, 1983 *** High-Speed CMOS Data, Motorola, 1996 *** Fast and LS TTL Data, Motorola, 1992 *** Design Considerations for Logic Products: Application Book, Texas Instruments, 1998 Radu M. Bârsan, Fizica şi Tehnologia Circuitelor MOS Integrate pe Scară Mare, Editura Academiei, Bucureşti, 1989 M. Abramovici, M. A. Breuer, A. D. Friedman, Digital Systems Testing and Testable Design, IEEE Press, New York, 1990

Circuit E Logic E Combination Ale 64641p

Overview 4q3b3c

More details 26j3b

Related Documents 171j1w

Circuit E Logic E Combination Ale 64641p

Combination Logic Circuit Lab Journal 273k14

Zipper Cmos Logic Circuit 5i5v1f

Msi Logic Circuit 4o5a

Combinational Logic Circuit Pdf t414h

Logic Circuit And Switching Theory 6ha28

More Documents from "Adelina" 2c6c3u

Circuit E Logic E Combination Ale 64641p

2c82t

Laporan Pkl 6i1a5g

2c82t

F2 Exam Acca 532k2c

Hipertrofii Cardiace Final 3g4q2y