Diseño De Una Alu 173d15

DISEÑO DE UNA UNIDAD ARITMÉTICO-LÓGICA SIMPLE

Objetivos:     

Afianzar el conocimiento de los dispositivos lógicos modulares. Diseñar circuitos combinacionales utilizando lógica modular. Conocer el funcionamiento y diseñar unidades aritméticas lógicas. Utilizar software de diseño en modalidad captura de esquemáticos y de simulación. Implementar circuitos digitales utilizando el software logisim

EQUIPOS Y ELEMENTOS NECESARIOS: 

Software de diseño digital logisim

PREINFORME: Realice el diseño de la unidad aritmética lógica que le corresponde según su grupo de trabajo, utilice bloques básicos de diseño como compuertas, multiplexores, decodificadores, semi-sumadores y sumadores completos. En el preinforme debe explicar claramente el diseño (jerárquico) y presentar el diagrama de bloques. La unidad lógica a implementar debe codificar los números utilizando complemento a dos. Las entradas son dos números a 4 bits (A y B) y la salida es otro número de cuatro bits (Z). Además se tienen las entradas de control (M, X2, X1, X0) que sirven para definir el tipo de operación a realizar. Recuerde que la ALU debe generar también las salidas de acarreo y desbordamiento (C_Out y Overflow).

A

B 4

4

M X0 X1 X2

CO OV

4 Z

Las operaciones a realizar por la ALU están dadas por la siguiente tabla:

Tabla No 1 X2 X1 X0 ALU0 Para M=0 (Operaciones lógicas) 0 0 x A or B’ 0 1 x A’ 1 0 x A or B 1 1 x ‘A XOR B Para M=1 (Operaciones aritméticas) 0 0 0 A + B’ 0 0 1 A-B 0 1 0 A’ +B 0 1 1 B 1 0 0 A– B+1 1 0 1 B’ – A’ 1 1 0 A 1 1 1 A+B+1 La unidad a diseñar depende del residuo (o módulo) de la suma de los últimos dos dígitos de la cédula de los integrantes del grupo dividido cuatro. Si W y V son los últimos dígitos, la unidad a diseñar se calcula así: (W+V) mod 4.

Jerarquía de la ALU.

Nivel 1

Figura 1

Circuito ALU En la figura 1 se muestra una unidad aritmético lógica (ALU) con 4 entradas de selección (M, X1, X2, X3) a 1 bit que funciona con base en la tabla 1, donde M=0 realiza las parte lógica y M=1 la parte aritmética de la ALU, para 2 entradas (A, B) y una salida (Z) a 4 bits.

Nivel 2

Figura 2 En la figura 2 se puede observar la unidad aritmética y la unidad lógica, donde se activará uno u otra dependiendo de la entrada de selección (M) del multiplexor. Adicionalmente se tiene que la salida de desbordamiento (OVF) y acarreo de salida (Cout) solo se activaran para la unidad aritmética, esto se logró con el arreglo de dos multiplexores como puede verse en la figura.

Nivel 3 Unidad Lógica (LU) 4 bits

Figura 3 En la figura 3 se tiene un arreglo de 4 unidades lógicas una para cada bit de las entradas (A, B), donde con la ayuda de un bus se agrupan los bits que representan la salida.

Unidad aritmética (AU) 4 bits

Figura 4

Se tiene en la figura 4 una unidad aritmética (AU) con una salida de 4 bits esta a su vez está conformado por una AU a cada bit, un acarreo de entrada (Cgen) y un bloque de incremento (suma 1) conectados al bit menos significativo según la tabla 2, además se tiene un indicador de desbordamiento y de acarreo de salida.

Tabla 2 X2 0 0 0 0 1 1 1 1

X1 0 0 1 1 0 0 1 1

X0 0 1 0 1 0 1 0 1

Nivel 4

Unidad Lógica (LU) 1 bit

Figura 5

Z A + B’ A-B A’ +B B A– B+1 B’ – A’ A A+B+1

An A A ~ A 0 A A A A

Bn ~ B ~ B B B ~ B ~ B 0 B

Cge n0 1 0 0 1 1 0 0

i 0 0 0 0 1 0 0 1

El circuito de la figura 5 representa las funciones lógicas pedidas en la tabla 1, donde dependiendo de las entradas de (X2 y X1) sin importar el valor de X3 se escoge la operación requerida.

Unidad aritmética (AU) 1bit

Figura 6 La figura 6 se observa como está conformada la unidad aritmética, donde las entradas del multiplexor están acondicionada a los valores (An y Bn) de la tabla 2, una entrada de acarreo (Cin) y un valor de incremento (i), también se tienen dos sumadores para realizar las operaciones mencionadas en dicha tabla.

Circuito Cgen

Figura 7 El circuito de la figura 7 satisface los valores de la columna Cgen de la tabla 2 para completar y hacer postile las operaciones indicadas, cabe mencionar que los valores dichos son sumados a la AU del bit menos significativo.

Circuito incremento (+1)

Figura 8

En la figura 8 se tiene el circuito que ayuda a completar la operación de sumar 1 al bit menos significativo, este se necesitó para poder satisfacer las operaciones de la columna Z de la tabla 2 ya que el Cgen en este caso no era suficiente para realizar las expresiones: A–B+1 y A+B+1