Conversores A/d 6xu35

Pontificia Universidad Católica de Valparaíso Escuela de Ingeniería Eléctrica

EIE 451 Circuitos Electrónicos Digitales www.cursos.ucv.cl/eie45100/

CONVERSORES A/D

Juan Vignolo Barchiesi

Los conversores A/D reciben una tensión análoga en la entrada y entregan en la salida una palabra digital correspondiente a la tensión recibida.

Símbolo de un conversor A/D à

Consideraciones generales para seleccionar un conversor A/D Rango del voltaje análogo de entrada. Ejemplos: • 0 a 5 V (unipolar) • ±10 V (bipolar) • 0 a 100 mV (rango pequeño) • ajustable (generalmente depende del voltaje de referencia) • programable (en las tarjetas o módulos de adquisición de datos) Nota: si se usa un rango pequeño, se puede degradar la S/N (relación señal ruido).

Número de bits en la palabra de salida. (N) En combinación con el rango de entrada, determina la resolución del conversor, que corresponde a la magnitud del menor incremento del voltaje de Rango entrada que produce un cambio en la palabra de salida. La 1 lsb = N [V] 2 −1 resolución es equivalente a 1 lsb (least significant bit). Ejemplo: Rango = ± 5V , N = 12

è 1 lsb = 10 / 4095 = 2.44 mV

El número de bits N determina la relación señal-ruido del conversor de acuerdo a la relación vista anteriormente à

S ≈ 2 + 6 ⋅ b [dB] N

En esa fórmula N representa el ruido de cuantización, y b el número de bits. En la práctica la S/N es algo menor a la pronosticada en base a b debido a las imperfecciones del dispositivo, especialmente para b alto. Por ejemplo, para b = 24 la S/N = 146 dB, equivalente a 20·106 [-], algo muy difícil de lograr en un circuito integrado análogo-digital. Por esa razón, para algunos conversores se especifica también un "número efectivo de bits", o ENOB (Effective Number Of Bits), el cual se calcula a partir de la S/N, o SNR (Signal to Noise Ratio): ENOB = (SNR - 2) / 6

Tiempo de conversión (nseg a mseg): desde que se da la orden de iniciar la conversión hasta que se completa. Depende significativamente del método de conversión usado. Limita la tasa de muestreo. Código de salida: binario, BCD (Binary Coded Decimal), siete segmentos (visor LED o LCD). Tipo de salida: paralela o serial. La implementación de la segunda es más compleja, pero permite reducir el número de terminales. Errores: offset, ganancia, linealidad, linealidad diferencial, monotonicidad, (los mismos que afectan a los conversores D/A). Estabilidad con la temperatura, la tensión de alimentación y el tiempo. Modo de conversión • Controlada (requiere pulso de inicio). • Continua (ejemplo: voltímetro digital). Voltaje de referencia: interno o externo. Define la exactitud de la conversión, ya que en muchos conversores integrados la palabra digital de salida es proporcional a la entrada e inversamente proporcional al voltaje de referencia. Cuando el voltaje de referencia es interno existe el riesgo de realimentación térmica.

1.a.- Conversor A/D tipo contador de pendiente simple

• Cuando el Reset está aplicado, V1 = 0, Vi > V1, A2 = 1 y el contador recibe los pulsos del oscilador que se repiten con una frecuencia f, pero no los cuenta. D = 0. • Al quitar el Reset, V1 aumenta en forma proporcional con el tiempo, alcanzando a Vi en el instante T. En ese momento A2 baja a cero y la cuenta D se detiene.

1 Vref Vi = ∆V1 = T C R Vi R C T = Vref f RC D = f T ∴ D = Vi Vref Se observa que D es proporcional a Vi , pero depende de 4 parámetros más. Este tipo de conversor A/D es muy antiguo, ya que se podía fabricar con transistores de germanio. (El C se cargaba con una fuente de corriente basada en un transistor). Problemas 1. La salida es sensible a las variaciones de f, R, C y Vref . 2. Conversión lenta. El elemento crítico es el comparador. Ejercicio 1: calcular la máxima frecuencia de muestreo suponiendo que el tiempo de respuesta del comparador es 1 µseg, y que la resolución es 10 bit. 3. T no es fijo, sino dependiente de Vi . Por lo tanto, no se puede usar aliasing para eliminar ruido de frecuencia fija y conocida. Ej: frec. muestreo = frec. línea 50 Hz

1.b.- Conversor A/D tipo contador de rampa discreta

• Utiliza un conversor D/A para comparar D con Vi , eliminando la dependencia respecto de f. • La dependencia respecto de R y de C se reemplaza por aquella respecto del conversor D/A. • El tiempo de conversión sigue dependiendo de Vi , manteniéndose el problema de la incertidumbre del tiempo de conversión.

1.c.- Conversor A/D tipo contador de balance continuo

• El contador es del tipo Up / Down. • El sentido del conteo es controlado por el comparador. • D oscila constantemente alrededor del valor ideal. • Si se extrae la salida del conversor D/A, se comporta como un S/H libre de droop.

2.- Conversor A/D tipo contador de doble pendiente

Durante un cierto tiempo fijo T se mantiene el interruptor en la posición A. Vo disminuye linealmente, con una pendiente proporcional a la tensión de entrada. Al terminar el intervalo T, Vo ha alcanzado el valor dado por la expresión à A continuación, el interruptor cambia a la posición B, y el contador comienza a contar. Cuando el voltaje vuelve a cero, se detiene la cuenta. La variación de voltaje en este intervalo es:

1 Vr ∆Vo = tx C R

1 Vi Vo(T ) = − T C R

Vi T Vi T = Vr tx ∴ tx = Vr

Igualando ambas variaciones de voltaje, se tiene que

Ejemplo para 2 tensiones de entrada distintas

La palabra de salida del conversor Po se obtiene contando los ciclos de un reloj de frecuencia F durante el intervalo tx:

tx Po = = tx F 1/ F

Vi T reemp. tx : Po = F Vr

∴

FT Po = Vi    Vr 

Se aprecia que Po es independiente de R y C, pero no de F, T y Vr. Eliminación de la dependencia con respecto a T y a F T se puede obtener contando N ciclos del mismo reloj de frecuencia F.

∴ T=

N F

pero

FT Po = Vi    Vr 

reemp. T :

Po =

Vi N Vr

Ventajas con respecto al conversor de pendiente simple • La salida del conversor es independiente de R, de C, y de la frecuencia del reloj. El único elemento crítico es Vr, la tensión de referencia. • La salida del integrador siempre se compara con voltaje cero, por lo que se elimina el error de modo común del comparador. • El tiempo de conversión es constante, independiente de Vi. Efecto del ruido de la entrada sobre la palabra de salida Como la entrada es integrada, se atenúa el efecto del ruido que ésta pueda contener. Además, el tiempo durante el cual se integra la señal es fijo (no depende del voltaje de entrada). Si la señal está contaminada con ruido de 50 Hz, y el período de integración T es un múltiplo de 20 mseg, la salida del integrador no será afectada por el ruido.

El efecto de las armónicas de 50 Hz también se cancela. La capacidad del conversor de rechazar este tipo de señales se denomina rechazo de modo normal, y es tanto mayor mientras más preciso sea T. Para obtener un buen rechazo de modo normal, ( > 60 dB ), es necesario que T sea muy exacto, lo que se logra fácilmente con un reloj a cristal. Aplicaciones: señales lentas, o contaminadas con ruido de línea (multímetros). [Un S/H delante del conversor anula su capacidad de rechazar ruido de modo normal]

Diagrama en bloques de la sección análoga

Cada ciclo de medición consta de 3 fases: 1. Auto-Cero (A-Z): se conecta la entrada a tierra y se almacena el offset de los amplificadores operacionales en CAZ. Se carga CREF con la tensión de referencia. 2. Integración de la señal (INT): se integra la entrada y se determina su polaridad. 3. Integración de la referencia (DE+ o DE-): se integra la referencia almacenada en CREF aplicándola con polaridad opuesta a la de la entrada.

Circuito básico de un voltímetro o DPM de 3½ dígitos con visor LED

Circuito básico de un voltímetro o DPM de 3½ dígitos con visor LCD

3.- Conversor A/D tipo aproximación sucesiva El proceso de conversión es similar al de un pesaje usando una balanza, con un conjunto de pesos de referencia escalados en factores de 2. Por ejemplo, se pueden usar pesos de referencia de ½ kg, ¼ kg, etc. para determinar un peso desconocido de hasta 1 kg.

Diagrama en bloques del conversor

Después de aplicado el comando de conversión, el msb del conversor D/A (½ rango) se compara con la entrada. - Si la entrada es mayor que el msb, el bit permanece encendido ("1" en el registro de salida), y se prueba el siguiente bit (¼ rango). - Si la entrada es menor que la salida del conversor D/A, el bit vuelve a cero, y se prueba el siguiente bit. El proceso continúa, hasta probar el último bit (lsb).

• Los conversores de aproximación sucesiva requieren que la entrada se mantenga constante durante la conversión, por lo que generalmente van precedidos de un circuito Sample/Hold. • El tiempo de conversión es fijo, e independiente del voltaje de entrada. • El número de iteraciones requeridas para completar una conversión es mucho menor que en los conversores tipo contador. ADC0804 (T.I.) 8 bit 100 µseg

KUSB-3100 Data Acquisition USB Module (Keithley)

• Utiliza un conversor A/D de aproximación sucesiva de 12 bit y 20 µseg, con S/H previo y multiplexor de 8 canales. • Otros modelos de mayor costo tienen 16 canales análogos desbalanceados u 8 diferenciales, mayor tasa de muestreo y mejor resolución. • A pesar de que Windows no es un sistema operativo de tiempo real, se pueden adquirir muestras con temporización precisa en forma continua usando el reloj del módulo y un buffer circular para transferir los datos entre el módulo y el programa. Ejemplo de utilización:

Unidad Electrónica LABSEI-105 para Plataforma Dinamométrica http://labs.eie.ucv.cl/labsei/Trabajos/trabajos.htm#Plataf_Fuerza

Especificaciones: 4 canales, 1000 m/s / canal, ventanas de 15 seg. Adquisición en tiempo real: 10 buffers de 0.2 seg. (4 x 1000 x 0.2 = 800 muestras cada uno) Actualización graf. cada 0.2 seg.

Margen de latencia: 2 seg.

4.- Conversor A/D tipo paralelo (flash)

Conversor A/D tipo paralelo de 3 bits.

Contienen comparadores que reciben la tensión análoga a convertir, y un divisor de tensión que proporciona un voltaje de umbral ligeramente diferente para cada uno. La salida de los comparadores pasa por un circuito combinacional que la codifica en el menor número de líneas posible. Se requiere una gran cantidad de comparadores (255 para un conversor de 8 bits), lo que complica su fabricación. Sin embargo, por el hecho de no realizar ningún proceso de conteo, o de decisión de tipo repetitivo, es el que permite la mayor velocidad. Una de sus aplicaciones más comunes es en la digitalización de señales de video.

HI3026 (Intersil) The HI3026 is an 8-bit, high-speed, flash analog-to-digital converter optimized for high speed, low power, and ease of use. With a 120 MSPS encode rate capability and full-power analog bandwidth of 150MHz, this component is ideal for applications requiring the highest possible dynamic performance. Applications • RGB Graphics Processing • Digital Oscilloscopes • Digital Communications

5.- Conversor A/D tipo Delta-Sigma Anteriormente se había encontrado que el valor RMS del ruido de cuantización era:

rRMS =

A 2b 3

siendo A la amplitud de una sinusoide que ocupaba completamente el rango del conversor A/D, y b el número de bits del conversor. Para disminuir el ruido de cuantización, se debe aumentar el número de bits del conversor A/D; cada bit extra disminuye el valor RMS del ruido en un factor de 2 (6 dB), y la potencia del ruido en un factor de 4 (22) (6 dB). Sin embargo, al aumentar el número de bits la electrónica análoga se torna más crítica, como ocurre con el conversor D/A de los conversores de aproximación sucesiva y con el arreglo de comparadores de los conversores tipo paralelo.

Los conversores de doble pendiente tienen menos restricciones en ese sentido, pero el tiempo de conversión aumenta exponencialmente con el número de bits. Sin embargo, existe una alternativa: se puede aumentar el número de bits incrementando la tasa de muestreo. Se había determinado que si se muestreaba a una frecuencia mayor que la necesaria (oversampling) y se aplicaba un filtro pasabajos digital abrupto, se simplificaba el filtro análogo antialias. Pero dicho proceso también reduce el ruido de cuantización, tal como se muestra en la siguiente figura. (a) PSD (Power Spectral Density) de ruido de cuantización con la frecuencia de muestreo normal. (b) se duplica la frecuencia de muestreo Fs. La potencia de ruido se mantiene (porque el N° de bits no cambia), pero se distribuye en una banda 2 veces mayor, por lo que la PSD baja a la mitad. El FPB digital elimina la banda superior, bajando la potencia de ruido a la mitad y el valor RMS del ruido 2 veces (3 dB).

En el dominio del tiempo el FPB suaviza la señal, generando el mismo efecto de interpolación que tendría aumentar el número de bits. Si se cuadruplica Fs, el valor RMS del ruido baja a la mitad (6 dB), lo que es equivalente a aumentar el número de bits del conversor en 1.

La relación señal-ruido (S/N) (para una sinusoide que aprovecha el rango del conversor al máximo) queda entonces dada por:

S / N ≈ 2 + 6 b + 10 log( R)

donde R es la razón de sobremuestreo.

En la tabla siguiente se muestran algunos valores: R (sobremuestreo) Mejora de S/N [dB] Aumento de Nº de bits

4 6 1

16 64 12 18 2 3

256 24 4

4·109 96 16

Por ejemplo, si se desea obtener una resolución de 8 bit a partir de un conversor de 4 bit, se debe aumentar Fs 256 veces. El sobremuestreo simplifica la parte análoga del conversor (la cual se torna progresivamente más crítica cuando aumenta el número de bits), transfiriendo la complejidad hacia la parte digital. ········································································································································································································································································· ·········

Ejercicio 3: una de las aplicaciones de cierta exigencia para un conversor A/D es el muestreo de señales de audio con calidad de CD (calidad media en el caso de los archivos MP3). Se requiere una resolución de 16 bit y una tasa de muestreo de 44100 [m/s]. a) Calcular tasa de muestreo necesaria para aumentar la resolución de 8 a 16 bit. b) Calcular tasa de muestreo necesaria para aumentar la resolución de 1 a 16 bit.

Un conversor A/D de 1 bit es un simple comparador de nivel, un circuito que puede ser fácilmente integrado y que puede operar a velocidades bastante altas (decenas de MHz). Sin embargo, para lograr la tasa de muestreo de CD usando sobremuestreo sería necesario muestrear a ¡44 THz ! Pero se puede reducir el factor de sobremuestreo si se cambia la forma del espectro del ruido de cuantización (noise shaping) concentrándolo en frecuencias altas, para que el FPB elimine una fracción mayor de la potencia de ruido. Dicho efecto se logra con el "conversor A/D Delta-Sigma" o "∆-Σ":

La diferencia (∆) entre la señal análoga X y la secuencia de pulsos Y es integrada (Σ). La salida del integrador (Z) es contrastada con 0 V por un comparador de nivel, el cual genera la secuencia digital de alta frecuencia Y , la que es filtrada y decimada mediante un FPB digital FIR para generar la salida del conversor de 16 bit. El efecto de noise shaping se produce porque el ruido de cuantización ingresa en el sistema a la salida del comparador (Y), restándose con una versión filtrada de sí mismo mediante el integrador (Σ), lo que equivale a un filtro pasa altos. Ese mismo integrador actúa como un filtro pasabajos para la señal X. El efecto se puede magnificar aumentando el número de integradores, tal como se observa en la figura, que muestra la etapa de entrada de un conversor ∆-Σ de 2º orden. En la tabla se muestra la ganancia en bits para algunos órdenes (O) y valores de R.

R = 4 R = 16 R = 64 O=0

1.0

2.0

3.0

La última combinación, O = 3 y R = 64 es común en conversores A/D usados para digitalizar audio con calidad de CD.

O=1

2.2

5.1

8.1

O=2

2.9

7.9

12.9

Fs = 44.1 kHz · 64 = 2.82 MHz

O=3

3.5

10.5

17.5

Este tipo de conversores no es apropiado para aplicaciones generales de adquisición de datos: el filtro digital a la salida introduce retardo, e impide compartir el conversor entre varias entradas con un multiplexor. Sin embargo, presenta ventajas importantes en digitalización de audio frente a un conversor de aproximación sucesiva: • Se simplifica el filtro antialias (puede ser una red RC). • No requiere Sample and Hold. • La complejidad se traslada a la parte digital, simplificando la integración. ························································································································································································································································································································································

Ejemplo AD7722 de Analog Devices